[发明专利]采样开关电路

说明书

技术领域

本发明涉及一种采样开关电路，特别是涉及一种高线性度的采样开关电路。

背景技术

随着DSP(Digital Signal Processing，数字信号处理)技术和DSP处理器的发展，越来越多的模拟信号需要转化成数字信号进行处理，这就使得对模拟信号和数字信号的接口-ADc(Analog-to-Digital Converter，模数转换器)提出了更高的要求。SHA(Sample and Hold Amplifiers，采样保持电路)作为模数转换器中至关重要的单元，其性能的优劣直接决定整个系统的性能。随着采样时钟频率的提高，传统的MOS(Metal Oxide Semiconductor，金属氧化物半导体)采样开关受限于非理想效应，诸如导通电阻的非线性，电荷注入，时钟馈通等，其线性度不断下降，严重制约了采用保持电路的动态范围；同时，由于电源电压的下降，应用时钟电压提升技术将遇到一定困难，并会带来器件可靠性的下降，因此传统的MOS采样开关结构已无法满足高速度、高精度模数转换器对采样信号动态性能的要求。

针对传统开关的这种非线性失真特性，国内外研究人员提出了多种解决方案，以下图1及图2示出了常见的两种方法。图1为现有技术中传输门开关的电路示意图，如图1所示，传输门开关包括反相器CMP1、PMOS管P1以及NMOS管N1，当时钟信号CLK为“1”时，NMOS管N1之栅极为高电平(“1”)，时钟信号CLK经反相器CMP1反相后接至PMOS管P1的栅极，则P1栅极为低电平(“0”)，从而P1和N1均导通，模拟信号从输入电压input被送至采样保持电容Cs，当输入电压input电压较低时，N1导通电阻较大而P1导通电阻较小，当输入电压input电压较高时，P1导通电阻较大而N1导通电阻较小，由于N1与P1并联，当input电压较高或较低时，总电阻比较小，而当输入电压input在两者之间时，N1和P1电阻都比较大，其并联总电阻较大，从而整个电压量程内形成一个梯形形式的曲线(请参照图5)，即两端电阻低而中间电压概率出现大时的电阻为一高平顶，电阻波动大直接影响采样保持电容Cs的充放电，其精度无法做到一致。

图2为现有技术中一种升压开关的电路示意图。如图2所示，当时钟信号CLK为“0”时，开关S1和S4接通，升压电容Cb被充电至VDD-Vs，当时钟信号CLK为“1”时，开关S1和S4断开，S2和S3接通，升压电容Cb上的电压被接至NMOS管N1的栅极，其栅极电压Vg＝VDD-Vs，N1在栅极电压Vg的控制下导通，输入电压input向采样保持电容Cs充电，在时钟信号CLK为“0”时，N1截止，输入电压input被保持在采样保持电容Cs上，并被后续电路所获取，然而，当所采样的模拟信号Vs较高时，栅极电压Vg＝VDD-Vs较小，从而使NMOS管N1的导通电阻变大，因此这种升压开关的导通电阻会随输入电压input的增加而略微增加，进而影响采样保持电容Cs的充放电，无法做到高精度。

综上所述，可知先前技术的采样开关电路存在导通电阻易波动影响采样保持电容充放电导致精度不佳的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术采样开关电路存在导通电阻易波动影响采样保持电容充放电导致精度不佳的问题，本发明的主要目的在于提供一种在全量程电压范围内导通电阻变化很小的采样开关电路，提高了整个采样开关的线性度，可以满足高速、高精度采样保持电路的需要。。

为达上述及其它目的，本发明一种采样开关电路，至少包括：

升压开关电路，包含第一开关、第二开关、第三开关、第四开关、升压电容、一反相器以及一NMOS晶体管，其中该第一开关与该第二开关相互串联接于电源电压与该NMOS晶体管之栅极之间，该第二开关与该第四开关串联接于输入电压与地之间，并接至该NMOS晶体管之漏极，该升压电容接于该第一开关与第二开关的中间节点与该第三开关和该第四开关的中间节点之间，该反相器的输入端接时钟信号，并控制该第二开关与该第四开关，该反相器的输出端控制该第一开关与该第三开关，该NMOS晶体管的源极接至一采样保持电；以及

高电压补偿开关，并联于该NMOS晶体管的源漏端，以于该NMOS晶体管之导通电阻随采样模拟信号电压增加而增大时，该高电压补偿开关的导通电阻减小。

进一步地，该高电压补偿开关为一PMOS晶体管，该PMOS晶体管之源极与该NMOS晶体管漏极相接，其漏极接该NMOS晶体管的源极，栅极接该时钟信号的反相信号。