[发明专利]一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法

权利要求书

1.一种改进扫描链单元，其特征在于，所述改进扫描链单元(1)包括第一选择器(1-1)、第二选择器(1-2)、第三选择器(1-3)、第四选择器(1-4)、测试触发器(1-5)和功能触发器(1-6)，

第一选择器(1-1)的使能端输入信号为mode[1]，第二选择器(1-2)的使能端输入信号为mode[0]，第三选择器(1-3)的使能端输入信号为mode[0]，第四选择器(1-4)的使能端输入信号为mode[1]；

第一选择器(1-1)的0输入端作为所述改进扫描链单元(1)的测试单元扫描数据输入端，输入测试扫描数据SI，第一选择器(1-1)的1输入端与第二选择器(1-2)的0输入端相连，第二选择器(1-2)的0输入端作为所述改进扫描链单元(1)的功能数据输入端，输入功能数据FI，第二选择器(1-2)的1输入端与第一选择器(1-1)的0输入端相连，

第一选择器(1-1)的输出端与测试触发器(1-5)的D信号输入端相连，测试触发器(1-5)的Q信号输出端与第三选择器(1-3)的0输入端相连，测试触发器(1-5)的Q信号输出端还与第四选择器(1-4)的1输入端相连，测试触发器(1-5)的时钟信号为TCLK，第三选择器(1-3)的输出端为扫描数据输出端，输出扫描数据SO；

第二选择器(1-2)的输出端与功能触发器(1-6)的D信号输入端相连，功能触发器(1-6)的Q信号输出端与第四选择器(1-4)的0输入端相连，功能触发器(1-6)的Q信号输出端还与第三选择器(1-3)的1输入端相连，功能触发器(1-6)的时钟信号为FCLK，第四选择器(1-4)的输出端为功能数据输出端，输出功能数据FO。

2.根据权利要求1所述的一种改进扫描链单元，其特征在于，测试触发器(1-5)的时钟信号TCLK和功能触发器(1-6)的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2或置0，且方波CLK1和方波CLK2的频率相同。

3.根据权利要求1所述的一种改进扫描链单元，其特征在于，测试触发器(1-5)的时钟信号TCLK和功能触发器(1-6)的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2，且CLK1的频率为CLK2的频率的2～10倍。

4.基于权利要求2所述一种改进扫描链单元和时钟控制逻辑的在线测试方法，其特征在于，本方法为电路的非并发测试方法，该方法包括以下步骤：

当mode[1]＝0，mode[0]＝0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器(1-2)、功能触发器(1-6)和第四选择器(1-4)输出；

当mode[1]＝0，mode[0]＝0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对测试触发器1-5进行测试的状态，输入的测试数据经由第一选择器(1-1)、测试触发器(1-5)和第三选择器(1-3)输出；

当mode[1]＝1，mode[0]＝1，FCLK为方波CLK2，TCLK置0时，扫描链单元处于对功能触发器(1-6)进行测试的状态，输入的功能数据经由第二选择器(1-2)、功能触发器(1-6)和第四选择器(1-4)输出；

当mode[1]＝0，mode[0]＝0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移入状态；

当mode[1]＝1，mode[0]＝0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对时序电路组合部分进行测试的状态，输入的功能数据经由第一选择器(1-1)、测试触发器(1-5)和第四选择器(1-4)输出，实现对时序电路组合部分的非并发测试；

当mode[1]＝0，mode[0]＝0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移出状态；

当mode[1]＝0，mode[0]＝0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器(1-2)、功能触发器(1-6)和第四选择器(1-4)输出。