[发明专利]一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法

说明书

技术领域

本发明涉及一种集成电路制造方法，尤其涉及一种开设改善刻蚀通孔工艺中改善刻蚀终点均匀性的方法。 

背景技术

在现代多层互联结构的半导体集成电路制备过程中，其通过在各层互联层间的绝缘层中开设通孔，并再通孔填充钨、铝、铜等导电金属从而实现各层互连层的整体连接。 

先进工艺的层间介质层的薄膜制程是在晶圆上依次生长SiN层、采用高纵宽比工艺（HARP）形成的氧化物层、以及正硅酸乙酯（TEOS）生成硅氧化物作为绝缘层，之后通过化学机械研磨的工艺达到平坦化。然而由于栅极有一定的高度，在平坦化工艺后，其上方绝缘层相对于晶圆其他部分的绝缘层厚度较薄，因此在后续的开设连接通孔工艺中，其栅极方的绝缘层过早刻蚀完全，而使得栅极上极易发生过刻蚀现象。 

如图1所示，以互补金属氧化物半导体器件CMOS器件进行叙述说明，CMOS器件通常形成在图中未示出的晶圆（或硅衬底）中，其NMOS和PMOS共同形成在P型的硅衬底上，其中，NMOS的N+型源区、N+型漏区形成在P阱中，PMOS的P+型源区、P+型漏区形成在N阱中，NMOS的有源区与PMOS的有源区通过浅沟槽隔离结构（STI）进行隔离。其中，硅化物的导电层1（如TiSi₂）形成在NMOS及PMOS各自的源区、及漏区的表面，并分别与它们形成良好的电接触，以便于后续形成接触导电层1的并填充金属的通孔。通常以通孔刻蚀停止层5覆盖在NMOS和PMOS各自的有源区的所在的衬底上，且通孔刻蚀停止层5还覆盖PMOS及NMOS各自的栅极，同时，围绕在PMOS及NMOS各自的栅极侧壁的偏移隔离层、侧墙隔离层也被通孔刻蚀停止层5所覆盖。在平坦化后，栅极2上方TEOS硅氧化物层3厚度明显小于基底1上方的TEOS硅氧化物层3厚度，使得栅极2上方的总绝缘层厚度h2明显小于基底1上方的总绝缘层厚度h2，在通孔刻蚀过程中，所述栅极2上方TEOS硅氧化物层3首先被击穿，而由于HARP形成的氧化物层2应力较小，其会在短时间被击穿，而直接刻蚀SiN层。在改善刻蚀通孔工艺中，为了确保刻蚀到基底1，刻蚀量必须>h1，然而相对栅极2较小的刻蚀量需求，在达到刻蚀终点时，往往在栅极2上已出现过刻蚀，如图中，所述栅极2的A部分明显出现过刻蚀现象，造成蚀刻终点的不均匀性，而蚀刻终点的不均匀性直接影响到各层互连层之间隔元件的信号传递，从而影响到集成电路的整体性能。 

发明内容

本发明提供了一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其针对现有通孔刻蚀工艺中存在的不足，在HARP生长之后增加一层SiN的薄膜，起到刻蚀阻挡层的作用，而此界面以下的绝缘层厚度相对均一，减少后续刻蚀工艺时薄膜厚度差异，有效避免过刻蚀的产生。 

本发明一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法通过以下技术方案实现其目的： 

一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法，在一晶圆所包含的晶体管器件上覆盖有一层第一氧化物层，其中，具体包括以下步骤：

步骤一：在所述第一氧化物层上覆盖一层刻蚀阻挡层；

步骤二：在所述刻蚀阻挡层上方生成一层硅氧化物层；

步骤三：在所述硅氧化物层多个位置，同时自上至下刻蚀所述硅氧化物层、刻蚀阻挡层，由于所述硅氧化物层与刻蚀阻挡层在刻蚀率上的差异，使刻蚀停在SiN薄膜上； 

步骤四：继续刻蚀所述第一氧化物层形成分别接触晶体管器件漏区或源区及栅极的通孔，期间，由于再次刻蚀的厚度较为均匀，有效避免或减小对栅极的过刻蚀的产生。

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，所述晶圆所包含的晶体管器件表面与所述的第一氧化物层之间还设有一层通孔蚀刻停止层，在所述步骤四中，在所述第一氧化物层蚀刻完成后，蚀刻所述通孔蚀刻停止层，以形成分别接触晶体管器件漏区或源区及栅极的通孔。 

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，所述的通孔蚀刻停止层采用氮化硅制成。 

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，所述刻蚀阻挡层采用相对于TEOS硅氧化物层刻蚀速率较低的材料制成。 

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，所述蚀刻阻挡层采用氮化硅制成。 

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，包括在钨栓制作工艺中的应用。 

上述的改善刻蚀通孔工艺中刻蚀终点均匀性的方法，其中，所述的第一氧化物层为采用高纵宽比工艺形成的氧化物层。