[发明专利]一种逐次逼近数模转换器的电阻串复用电路结构

说明书

技术领域

本发明属于模拟数字转换技术领域，特别涉及一种能降低成本，减少功耗的逐次逼近数模转换器电路结构。

背景技术

随着数字技术和通信技术的不断发展，对于模拟数字转换器(Analog-to-Digital Converter，ADC)的要求越来越高。ADC的作用是将连续的电压信号转化为数字编码，对其性能的要求主要是高速、高分辨率和低功耗。ADC的类型有很多种，而其中的逐次逼近式的模拟数字转换器(Successive Approximation Register ADC，SAR ADC)以中等速度、中等分辨率、低成本和低功耗受到广泛的应用，被应用于无线传感网络，生物医学仪器，电阻型触摸屏等设备上。

通常的SAR ADC构成图如图1所示，主要包含一比较器101，一数字模拟转换器(Digital-to-Analog Converter，DAC)102和一逐次逼近寄存器(SAR)逻辑控制103。当SAR ADC正常工作时，首先对输入的模拟电压(V_IN)进行采样，然后通过二进制搜索算法对采样的V_IN进行量化编码。量化开始时，SAR逻辑控制103首先设置最高有效位(Most Significant Bit，MSB)为1，其它位为0，并编码输出控制DAC 102。DAC 102将会输出电压V_DAC。接着通过比较器101比较V_DAC和参考电压Vcm电压值的大小。如果Vcm大于V_DAC，则比较器101输出逻辑高电平，SAR逻辑控制103中的MSB保持为1。相反，MSB被置位为0。然后SAR逻辑控制103设置MSB的下一位为1，进行下一位的比较。这个过程一直持续到最后一位。最后，SAR ADC就完成了对V_IN的量化编码。

图1中SAR ADC的DAC 102模块如果采用这种全电容阵列结构，会占据较大的芯片面积(注：本文提到的全电容阵列均指的是不采用分段级联结构的电容阵列，而是从最低位到最高位采用二进制加权电容阵列结构)。例如对于N位的SAR ADC，如果取单位电容值为C，全电容阵列的DAC总的电容值为2^NC。随着ADC位数的增加，电容值以指数的形式增加，会消耗较大的芯片面积。

采用分段结构的DAC可以在一定程度上解决全电容阵列DAC消耗过大芯片面积的问题。但采用分段结构，不可避免会引入一个以上的分数值电容的耦合电容。工艺上很难保证分数值电容值的精度，这样就限制了ADC的精度。为了解决分数值值耦合电容的问题，可以采用自校准技术对DAC进行校正。同时，采用自校准技术也可以在一定范围内校准DAC中电容之间的匹配误差。

因此一种可行的DAC方案如图2所示，包括两个部分：一主要数字模拟转换器(Main DAC，MDAC)201，采用电容电阻混合组成的三段式结构，其高Y位为电容阵列，中间N位为电阻串结构，低X位为电容阵列，这样只需引入一个耦合电容，保证了校准算法的有效实施；一自校准电路202，其中包含一校准数字模拟转换器(Calibration DAC，CDAC)2021，CDAC的高P位采用电阻串结构，低Q位采用电容阵列构成。

在ADC的系统结构中，需要参考电压来对输入的模拟电压进行量化编码。为了消除温度变化对参考电压的影响，通常采用一种称为带隙基准电压源作为ADC中的参考电压。在SAR ADC中，一般需要两个参考电压：一参考电压Vref和一电压值为Vref一半的参考电压Vcm。为产生Vref和Vcm，可以采用如图3所示的结构。包括：一带隙基准电压电路301；一电压调节器302。

在图2中，主要数字模拟转换器(MDAC)201和校准数字模拟转换器(CDAC)2021模块中都包含有一个电阻串结构。同时在图3中，电压调节器302模块也包含一个电阻串结构。这三个电阻串的存在，不仅会消耗了大量的功耗，也消耗了大量的芯片面积。

发明内容

本发明的目的是为了减少芯片面积以及降低芯片功耗，采用通过电阻串复用的方式，提出了一种低成本低功耗的SAR ADC结构。