[发明专利]ARM+FPGA组成的定时器装置及其实现方法

说明书

技术领域

本发明涉及一种定时器装置及定时方法，尤其涉及一种用于大规模时间控制装置或可编程控制器（PLC）的定时器装置及其实现方法。

背景技术

在大规模时间控制或可编程控制器（PLC）的应用系统中，将使用大量的定时器，通常实现的方式有五种：第一、二种方式是应用微处理器中的一个定时器的定时时间作为基准时间，每个定时器的定时参数存储在一个存储单元中，采用定时中断方式编程，编程方法主要有2种，第1种方法是在基准定时器中断服务程序中编制定时器判断处理程序，该基准定时器按照基准时间定时发出中断的信号，在基准定时器中断服务程序中，定时器判断处理程序对每个定时器进行判断，对于未启动和未使用的定时器，程序执行跳过该定时器的处理程序，对于已启动定时的定时器对应的存储单元内容减1，再判断是否已减为0，如果不为0，在下次执行基准定时器中断服务程序中再减1，并进行判断；如果定时器对应的存储单元内容已减为0，表示该定时器的定时时间已到，设置该定时器定时时间到的标志，并恢复该定时器的存储单元的定时参数。第2种方法是在定时中断服务程序中设置已中断的标志，在主程序中执行查询程序，首先检测中断标志，如果没有基准定时器的中断标志，则程序执行跳过定时器判断处理程序，如果有基准定时器的中断标志，执行定时器判断处理程序，其程序与第一种基本相同，在执行完定时器判断处理程序后，将基准定时器的中断标志清0；第三、四种方式是采用微处理器外扩专用定时器芯片，也有2种方法——即：中断或查询方法，第1种中断方法的中断信号与CPU外部中断引脚连接，编制定时器判断处理程序；第2种查询方法的外扩专用定时器芯片的定时器输出与CPU的I/O引脚连接，程序循环读取该引脚的信号，如果没有检测到基准定时时间到的信息，则程序执行跳过定时器判断处理程序，如果检测到基准定时时间到的信息，则执行一次定时器判断处理程序。以上四种实现方式存在如下不足之处：

1、无论某个定时器在用户程序中是否被使用，在定时器判断处理程序中都需要对每个定时器的工作状态进行一次判断，对已启动定时工作的定时器每次执行定时器判断处理程序还需要执行一次计数，一次判断，一次状态设置指令； 

2、应用基准定时器的定时中断方法，CPU响应和退出基准定时器中断服务程序占用CPU运行时间；第四种方式的查询方法虽然不需要响应和退出中断操作，但系统程序循环一次需要查询和判断一次；定时基准时间越小，比如1ms，定时器系统的定时器越多，将占用CPU运行时间越长，对其它程序模块的执行速度产生严重的影响，定时精度不高；

3、第三、四种方式采用微处理器外扩专用定时器芯片，所需的定时器越多，外扩专用定时器芯片就越多，电路规模就越大；

第五种方式是采用不可编程的硬件定时，其每个定时器用独立的硬件电路实现；采用这种方式实现定时功能，所需的定时器越多，电路规模就越大，且维护工作量大。

发明内容

本发明的目的在于充分应用FPGA的并行处理功能，提供一种以嵌入式ARM微处理器为控制模块、FPGA为定时处理模块的ARM+FPGA定时器装置及其实现方法，该装置具有定时精度高、运行控制基本不占用ARM程序执行的时间，能够实现对数量众多定时器的定时与定时控制等优点，以克服已有定时方式实现技术所存在的不足。

为解决上述技术问题，本发明所采用的技术方案是：一种ARM+FPGA组成的定时器装置，所述定时器装置以嵌入式ARM微处理器为控制核心、以FPGA进行定时处理，包括：

ARM控制模块、存储器模块、FPGA定时器模块、双口RAM模块和电源模块，ARM控制模块分别与存储器模块和双口RAM模块连接，FPGA定时器模块与双口RAM模块连接；

所述ARM控制模块以嵌入式ARM微处理器为控制核心，构建嵌入式实时操作系统，进行多任务管理和通信管理，实现对定时器装置中各模块及其信息的处理和控制；

所述存储器模块用于存储操作系统及嵌入式ARM微处理器程序的目标代码映像文件、执行用户程序的处理信息、以及为定时器装置的运行和通信数据处理提供空间；

所述双口RAM模块分别与所述FPGA定时器模块和所述ARM控制模块连接，以实现所述ARM控制模块与所述FPGA定时器模块之间的数据传输；

所述FPGA定时器模块以定时控制单元为核心，通过双口RAM模块从ARM控制模块获得定时器运行和定时时间参数的信息或停止运行信息，在基准时钟周期工作脉冲的作用下，对定时器存储单元内容进行循环读取、判断、处理，实现定时器功能；