[发明专利]封装结构及其制作方法

说明书

技术领域

本发明涉及一种封装结构及其制作方法，且特别是涉及一种具有内埋元件的封装结构及其制作方法。

背景技术

在近年来，为了改进电子元件的电性特性，通常将电子元件安装在一电路板内，例如系统级封装(System-in-Package，SiP)。系统级封装即为系统整合化封装，也就是将电子元件整合于单一封装体内，其内包含无源元件、存储器及电子连接器等内埋式元件，也可包含不同的制作工艺方式及材料。当电子元件被安装在电路板内部之后，导电层通过积层法(build-up method)在其上进行叠层，以完成一多层电路板的组装。

然而，系统级封装虽可有效缩减封装面积与进行系统的初步整合，但其结构较为复杂，且散热设计、电性可靠度的维持等皆较单一芯片封装更具挑战性。由于内埋式元件是内埋于多层的电路板中，使得内埋式元件所产生的热量必须通过金属的导电层与绝缘层才能散出电路板之外。换言之，现有内埋式元件的封装结构设计使得内埋式元件的散热效果受到限制，如此封装结构中的其他元件将可能因为超过工作温度而无法正常运作，进而影响封装结构的电性表现或是可靠度。

发明内容

本发明的目的在于提供一种封装结构，其内埋有一电子元件，且具有较佳的散热效果及较小的封装体积。

本发明的再一目的在于提供一种封装结构的制作方法，用以制作上述的封装结构。

为达上述目的，本发明提出一种封装结构的制作方法，其包括下述步骤。提供一基材，其中基材具有彼此相对的一上表面与一下表面以及一连通上表面与下表面的开口。配置一电子元件于基材的开口中。压合一粘着层及一位于粘着层上的图案化金属层于基材的下表面上，其中粘着层与图案化金属层暴露出电子元件的一底表面。形成一散热柱于粘着层与图案化金属层所暴露出电子元件的底表面上，其中散热柱连接图案化金属层与电子元件的底表面。分别压合一第一叠层结构及一第二叠层结构于基材的上表面上与图案化金属层上，其中第一叠层结构覆盖基材的上表面与电子元件的一顶表面，而第二叠层结构覆盖散热柱与图案化金属层。

在本发明的一实施例中，上述的电子元件包括一射频元件、一有源元件或一无源元件。

在本发明的一实施例中，上述的第一叠层结构包括至少一第一介电层、至少一第一图案化金属层以及至少一贯穿第一介电层的导电通孔结构。第一介电层与第一图案化金属层依序叠置于基材的上表面上，且第一介电层填满开口，而第一图案化金属层通过导电通孔结构与电子元件电连接。

在本发明的一实施例中，上述的第二叠层结构包括至少一第二介电层与至少一第二图案化金属层。第二介电层与第二图案化金属层叠置于图案化金属层与散热柱上。散热柱直接接触第二图案化金属层。

在本发明的一实施例中，上述于压合第一叠层结构及第二叠层结构于基材的上表面上与图案化金属层上之后，更包括：形成一第一防焊层于第一叠层结构上；以及形成一第二防焊层于第二叠层结构上。

在本发明的一实施例中，上述的压合第一叠层结构及第二叠层结构于基材的上表面上与图案化金属层上的方法包括热压合法。

在本发明的一实施例中，上述的形成散热柱于粘着层与图案化金属层所暴露出电子元件的底表面上的方法包括电镀法。

本发明还提出一种封装结构，其包括一基材、一电子元件、一粘着层、一图案化金属层、一散热柱、一第一叠层结构以及一第二叠层结构。基材具有彼此相对的一上表面与一下表面以及一连通上表面与下表面的开口。电子元件配置于基材的开口中，且具有彼此相对的一顶表面与一底表面。粘着层配置于基材的下表面上，且暴露出电子元件的底表面。图案化金属层通过粘着层而贴附于基材的下表面上，且暴露出电子元件的底表面。散热柱配置于粘着层与图案化金属层所暴露出电子元件的底表面上，其中散热柱连接图案化金属层与电子元件的底表面。第一叠层结构配置于基材的上表面上，且覆盖基材的上表面与电子元件的顶表面。第二叠层结构配置于图案化金属层上，且覆盖散热柱与图案化金属层。

在本发明的一实施例中，上述的电子元件包括一射频元件、一有源元件或一无源元件。

在本发明的一实施例中，上述的第一叠层结构包括至少一第一介电层、至少一第一图案化金属层以及至少一贯穿第一介电层的导电通孔结构。第一介电层与第一图案化金属层依序叠置于基材的上表面上，且第一介电层填满开口，而第一图案化金属层通过导电通孔结构与电子元件电连接。

在本发明的一实施例中，上述的第二叠层结构包括至少一第二介电层与至少一第二图案化金属层。第二介电层与第二图案化金属层叠置于图案化金属层与散热柱上。散热柱直接接触第二图案化金属层。