[发明专利]基于比例电流源的延迟电路

权利要求书

1.一种延迟电路，包括串联的前级CMOS反相器与后级CMOS反相器以及一端连接于上述两级反相器的连接节点，另一端接地的电容(C)，其特征在于，还包括：驱动电路、分别与所述驱动电路以及前级CMOS反相器连接的比例电流源；仅当前级CMOS反相器中的某一晶体管开启时，所述驱动电路产生驱动电流，所述比例电流源接收所述驱动电流并向该开启的晶体管输出比例电流；所述比例电流小于驱动电流；所述电容(C)通过所述比例电流经由所述开启的晶体管进行充电或放电。

2.如权利要求1所述的延迟电路，其特征在于，所述延迟电路为上升沿延迟电路；其中，所述前级CMOS反相器包括第一晶体管(M1)以及第二晶体管(M2)，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接电源线(VDD)，第二晶体管(M2)的源极与比例电流源连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第二晶体管(M2)相同，且与负载电阻(R)串联于电源线(VDD)与比例电流源的输入之间。

3.如权利要求2所述的延迟电路，其特征在于，所述开关晶体管(M0)为PMOS晶体管，源极连接电源线(VDD)，漏极通过负载电阻(R)与比例电流源的输入连接，栅极与经过反相后的输入端(IN)连接；所述比例电流源为共源共栅电流源，包括均为NMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与地线(GND)连接；所述镜像晶体管(N2)的漏极与第二晶体管(M2)的源极连接，源极与地线(GND)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还连接至输入晶体管(N1)的漏极上。

4.如权利要求3所述的延迟电路，其特征在于，还包括：

第一复位晶体管(K1)，采用与第一晶体管(M1)相同的晶体管，其源/漏极分别连接于比例电流源的共栅端(A)与地线(GND)，栅极与延迟电路输入端(IN)连接；

第二复位晶体管(K2)，采用与第二晶体管(M2)相同的晶体管，其源/漏极分别连接于前级CMOS反相器的输出端(O)与地线(GND)，栅极与延迟电路的输出端(Out)连接；

第三复位晶体管(K3)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止驱动电流；

第四复位晶体管(K4)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止比例电流。

5.如权利要求4所述的延迟电路，其特征在于，所述第三复位晶体管(K3)的源极与负载电阻(R)连接，漏极与输入晶体管(N1)的漏极连接；所述第四复位晶体管(K4)的源极与第二晶体管(M2)的源极连接，漏极与镜像晶体管(N2)的漏极连接。

6.如权利要求1所述的延迟电路，其特征在于，所述延迟电路为下降沿延迟电路；其中，所述前级CMOS反相器包括第一晶体管(M1)以及第二晶体管(M2)，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接比例电流源，第二晶体管(M2)的源极与地线(GND)连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第一晶体管(M1)相同，且与负载电阻(R)串联于地线(GND)与比例电流源输入之间。

7.如权利要求6所述的延迟电路，其特征在于，所述开关晶体管(M0)为PMOS晶体管，栅极连接延迟电路的输入端(IN)，漏极连接地线(GND)，源极通过负载电阻(R)与比例电流源连接；所述比例电流源为共源共栅电流源，包括均为PMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与电源线(VDD)连接；所述镜像晶体管(N2)的漏极与第一晶体管(M1)的源极连接，源极与电源线(VDD)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还均连接至输入晶体管(N1)的漏极上。