[发明专利]具有应力松弛机制的包括通孔的半导体器件

说明书

技术领域

总的来说，本发明是有关集成电路制造领域，尤其是有关用于通过通孔延伸过器件的衬底材料连接不同器件层的互连结构。

背景技术

在现代集成电路，非常高数目的个别电路组件，如CMOS、NMOS、PMOS组件的形式的场效应晶体管、电阻器、电容器等等是形成在单一芯片区上。通常情况下，随着每一个新的电路世代的引进，这些电路组件的特征尺寸缩减以提供通过量产技术以50纳米或更小的关键尺寸形成的目前可用的集成电路和其在速度和/或功耗方面具有程度改善的性能。晶体管的尺寸的减小，在稳定提高复杂集成电路(如CPU)的器件性能是重要的。尺寸的减小通常与切换速度(switching speed)的增加相关，从而增强晶体管层(level)的信号处理性能。

除了大量的晶体管组件，通常依基本电路布局的需要，將多种被动电路组件，如电容器、电阻器、互连结构等等形成在集成电路中。由于主动电路组件的尺寸减小，所以不仅可提高个别的晶体管组件的性能，而且可增加装填密度(packing density)，从而提供将越来越多的功能并入到给定的芯片区中的潜力。出于这个原因，已开发出高度复杂的电路，其可包括不同类型的电路，如类比电路、数位电路等等，從而提供整个系统单芯片(system on a single chip；SoC)。

虽然实质决定这些器件的整体性能的晶体管组件是在高度复杂的集成电路中的主要电路组件，但还是可能需要其它部件如电容器和电阻器，特别是复杂的互连系统或金属化系统，其中也必须针对晶体管组件的缩放而调整这些被动电路组件的尺寸，以不会过度消耗宝贵的芯片区。

通常情况下，随着如晶体管之类的电路组件的数量在相应半导体器件的器件层中每单元区增加，通常，即使在过比例的方式，与器件层中的电路组件相关联的电连接的数量也会增加，因而需要可以包括多个堆叠金属化层的金属化系统的形式提供的复杂互连结构。在这些金属化层中，为内层电连接提供的金属线以及为层内连接提供的通孔可在高导电金属(如铜之类)的基础上形成，结合适当的电介质材料，以降低寄生RC(电阻电容)时间常数，因为在精密的半导体器件通常信号传输延迟可实质受到金属化系统而不是在器件层中的晶体管组件的限制。然而，在高度尺寸中扩张金属化系统以提供互连结构的所需密度可受到寄生RC时间常数和受到精密的低-k电介质的材料特性施加的限制而被限制。也就是说，通常电介常数的降低与这些电介质材料的机械稳定性的降低有关，从而鉴于在各个生产步骤期間的良率损失以及在半导体器件的操作期间降低的可靠性而也限制堆叠在彼此顶部的金属化层的数量。因此，由于金属化层的数量不得任意地增加，所以在单一的半导体芯片中所提供的半导体器件的复杂性可受到相应的金属化系统的性能、特别是受到精密的低-k电介质材料的特性所限制。

由于这个原因，也已提出通过堆叠两个或多个个别的半导体芯片，为各封装件的给定尺寸或区进一步提高电路组件的整体密度，其可以独立的方式但相关的设计制作，以提供整体而言复杂的系统，而避免在单一芯片上极其复杂的半导体器件的制造过程中遇到许多问题。例如，适当选择的功能单元，如存储区和之类的，可依据包括相应的金属化系统的制造的完善制造技术形成在单一芯片上，而其它功能单元(如快速且功能强大的逻辑电路)可独立形成为单独的芯片，但是其中，各自的互连系统可使个别芯片进行后续的堆叠和连接，以形成整体功能电路，然后可以被封装为单一单元。因此，由于可通过堆叠个别半导体芯片而使用封装件中明显较大数量的可利用体积，所以相应的三维配置可针对于封装件的给定区的电路组件提供增加的密度和金属化特征。虽然这种技术代表避免极其关键的制造技术(例如，鉴于堆叠大量的高度关键金属化层)而针对给定的技术标准给定的封装件尺寸提高体积装填密度和功能的很有前景的方法，必须提供适当的接触组件以使个别半导体芯片以可靠和良好的执行方式电性连接。为此，已有建议形成通孔通过至少一芯片的衬底材料，以使电性接触第二半导体芯片的各自的接触组件，而第一半导体芯片的金属化系统可进一步用于连接到其它半导体芯片或封装件衬底等等。这些通孔，也称为硅通孔(TSV)，可通常代表高宽比(aspect ratio)高的接触组件，因为鉴于节省宝贵的芯片区，这些孔的横向尺寸也可减少，而在另一方面，衬底材料的厚度不可任意地减少。此外，鉴于电性能，通孔的导电性应保持在高水平，以满足所需的高电流密度，并降低系统的信号传输延迟，其中个别半导体芯片之间的电子信号的交换须在适度的高时钟频率的基础上完成。