[发明专利]可编程逻辑器件

说明书

技术领域

本发明涉及一种可编程逻辑器件。

背景技术

目前，可编程逻辑器件的功耗包括动态功耗和静态功耗。在实施本发明 创造时，发明人发现，静态功耗在功耗中所占份额比重较大，因此，如何降 低静态功耗成为降低可编程逻辑器件功耗的关键。

发明内容

有鉴于此，本发明实施例目的在于提供一种可编程逻辑器件，以降低可 编程逻辑器件的静态功耗。

为实现上述目的，本发明实施例提供如下技术方案：

根据本发明的一个方面，提供了一种可编程逻辑器件，包括多个逻辑资 源块，所述多个逻辑资源块相互连通，并且任一逻辑资源块上设置有下电控 制开关和控制单元，所述控制单元和所述下电控制开关相连，所述控制单元 用于控制所述下电控制开关的关闭或开启。

本实施例提供了相互连通的逻辑资源块，逻辑资源块上设置有下电控制 开关和控制单元，可提供对逻辑资源块进行单独下电的硬件支持。从而可根 据具体需要令部分逻辑资源块处于下电状态，避免其消耗静态功耗，为降低 整个可编程逻辑器件的静态功耗提供了硬件支持。

根据本发明实施例的另一个方面，提供一种可编程逻辑器件，包括多个 逻辑资源块，所述多个逻辑资源块中包括相连通的主控逻辑资源块和受控逻 辑资源块；

所述受控逻辑资源块设置有下电控制开关，所述主控逻辑资源块通过所 述受控逻辑资源块中设置的下电控制开关关闭或开启所述受控逻辑资源块。

可以看出，在本实施例中，主控逻辑资源块可通过下电控制开关对受控 逻辑资源块进行单独的上下电控制。从而可根据具体需要令部分逻辑资源块 处于下电状态，避免其消耗静态功耗，从而可降低整个可编程逻辑器件的静 态功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为可编程逻辑器件在小业务量时逻辑资源块的使用示意图；

图2为本发明实施例提供的可编程逻辑器件结构示意图；

图3a为本发明实施例提供的可编程逻辑器件另一结构示意图；

图3b为本发明实施例提供的可编程逻辑器件又一结构示意图；

图4a为本发明实施例提供的可编程逻辑器件又一结构示意图；

图4b为本发明实施例提供的可编程逻辑器件又一结构示意图；

图5a为本发明实施例提供的可编程逻辑器件又一结构示意图；

图5b为本发明实施例提供的可编程逻辑器件又一结构示意图。

具体实施方式

为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：

Power down表示下电；

MOSFET：Metal Oxide Semiconductor Field Effect Transistor，金属氧化 物半导体型场效应管，简称MOS管；

FPGA：Field-Programmable Gate Array，现场可编程门阵列；

EPLD：Erasable Programmable Logic Device，可擦除可编辑逻辑器件；

CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件；

BANK：分区。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前，FPGA、EPLD、CPLD等可编程逻辑器件的功耗包括动态功耗和静 态功耗。

在实施本发明创造时，发明人发现，可编程逻辑器件上一般需要配置足 够多的逻辑资源块以保证可编程逻辑器件满足高速通道数量的要求。上述逻 辑资源块是将上述FPGA、EPLD、CPLD按照现有的资源划分规则划分出的 物理分区(BANK)，一个BANK包括多个逻辑单元(LE)。