[发明专利]写入电路、读取电路、内存缓冲器及内存条

说明书

技术领域

本发明涉及一种计算机领域，特别涉及一种数据写入电路、读取电路、内存缓冲器及内存条。

背景技术

DDR4SDRAM是下一代同步动态随机内存存储器技术，相对于以前的SDRAM技术，DDR4有了革命性的变化。新一代DDR4SDRAM可以使用硅穿孔(TSV)技术和多层制造工艺，可以有4stack或者8statck，大幅度提高了内存芯片的容量。DDR4可以工作在1600MHz至3200MHz频率范围，也可扩展至2133MHz至4266MHz频率范围，其工作电压更是降低到1.05V至1.25V电压范围；而且，DDR4还增加了存储体(bank)的数量，改进了输入输出接口的电路。相对于DDR3SDRAM而言，DDR4具有内存容量大、工作频率高、工作电压低、功耗小等诸多优点。

由于DDR4内存芯片工作频率高，数据的读写操作的错误率将大幅提高，因此，如何将数据读出或写入DDR4X4型内存芯片，已经成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于提供一种将数据写入内存芯片的写入电路。

本发明的另一目的在于提供一种将数据读出内存芯片的读取电路。

本发明的又一目的在于提供一种内存缓冲器。

本发明的再一目的在于提供一种内存条。

为了达到上述目的及其他目的，本发明提供的将数据写入内存芯片的写入电路包括：

数据采集单元，设有第一数据总线与第一数据转位控制线，用于每一次由第一数据总线采集a个数据及由第一数据转位控制线采集与该a个数据对应的第一转位控制数据，以累计采集a*b个待校验的数据及a个校验数据；

第一校验单元，连接所述数据采集单元的输出端，用于根据来自数据采集单元的校验数据来校验来自数据采集单元的a*b个待校验的数据以及b个第一转位控制数据是否出错，以输出数据正确与否的第一校验结果；

数据还原单元，连接所述数据采集单元的输出端，用于当来自数据采集单元的第一转位控制数据为第一数值时将与该转位控制数据对应的a个待校验的数据取反后输出，否则直接将该a个待校验的数据输出；

第一校验数据生成单元，连接所述数据还原单元的输出端，用于分别根据来自数据还原单元的a*b个数据中的a1*b个数据与a2*b个数据，来分别生成一组第一校验数据，其中，a1*b+a2*b等于a*b；

第一调整单元，连接所述第一校验数据生成单元与第一校验单元的输出端，用于当第一校验单元输出数据错误的第一校验结果时调整每一组第一校验数据，否则不予调整；

写入单元，分别连接所述第一调整单元及所述数据还原单元的输出端，用于将来自所述数据还原单元的a1*b个数据及第一调整单元输出的与该a1*b个数据对应的一组第一校验数据通过第二数据总线输出到一个内存芯片，将来自所述数据还原单元的a2*b个数据及第一调整单元输出的与该a2*b个数据对应的一组第一校验数据通过第二数据总线输出到另一个内存芯片。

本发明提供的将数据读出内存芯片的读取电路，包括：

数据读取单元，设有连接两个内存芯片的第三数据总线，用于通过第三数据总线由一个内存芯片读取a1*b个数据及对应的第一组校验数据、由另一个内存芯片读取a2*b个数据及对应的第二组校验数据；

第二校验单元，连接数据读取单元的输出端，用于根据第一组校验数据来校验a1*b个数据是否出错、以及根据第二组校验数据来校验a2*b个数据是否出错，以输出a1*b+a2*b个数据是否出错的第二校验结果；

输出数据生成单元，连接数据读取单元的输出端，用于确定来自数据读取单元的a*b个数据中每a个数据所对应的第二转位控制数据，并当所确定的第二转位控制数据为第一数值时，将该个第二转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出，并将每a个数据对应的第二转位控制数据输出，其中，a*b＝a1*b+a2*b。

第二校验数据生成单元，连接输出数据生成单元的输出端，用于根据来自输出数据生成单元的a*b个数据及b个第二转位控制数据来生成第二校验数据；

第二调整单元，连接第二校验数据生成单元与第二校验单元的输出端，用于当第二校验单元输出数据错误的第二校验结果时调整所述第二校验数据后输出，否则直接输出第二校验数据；