[发明专利]数据读写系统

说明书

技术领域

本发明涉及一种计算机领域，特别涉及一种数据读写系统。

背景技术

DDR4 SDRAM是下一代同步动态随机内存存储器技术，相对于以前的SDRAM技术，DDR4有了革命性的变化。新一代DDR4SDRAM可以使用硅穿孔(TSV)技术和多层制造工艺，可以有4stack或者8statck，大幅度提高了内存芯片的容量。DDR4工作在1600MHz至3200MHz频率范围，也可扩展至2133MHz至4266MHz频率范围，其工作电压更是降低到1.05V至1.25V电压范围；而且，DDR4还增加了存储体(bank)的数量，改进了输入输出接口的电路。相对于DDR3SDRAM而言，DDR4具有内存容量大、工作频率高、工作电压低、功耗小等诸多优点。

由于DDR4内存芯片工作频率高，数据的读写操作的错误率将大幅提高，因此，如何将数据读出或写入DDR4X4型内存芯片，已经成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于提供一种数据读写系统。

为了达到上述目的及其他目的，本发明提供的数据输出电路包括：

第一校验数据生成单元，用于根据待输出的a*b个数据中的a1*b个数据生成第一组校验数据，根据待输出的a*b个数据中的剩余a2*b个数据生成第二组校验数据；

第一数据处理单元，连接在所述第一校验数据生成单元输出端，用于根据待输出的a*b个数据中每a个数据来确定与该a个数据对应的第一转位控制数据，并确定来自所述第一校验数据生成单元的第一组校验数据与第二组校验数据构成的数据中每a个数据对应的第一转位控制数据均为第二数值，并当所确定的第一转位控制数据为第一数值时，将该第一转位控制数据对应的a个待输出的数据取反后再输出，否则直接将该a个待输出的数据输出，并输出与每a个数据对应的第一转位控制数据；

第一数据输出单元，连接第一数据处理单元的输出端，设有第一数据总线及第一数据转位控制线，用于输出来自所述第一数据处理单元的a*b个数据第一组校验数据、第二组校验数据以及第一转位控制数据、其中，每一次由所述第一数据总线输出a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据。

本发明提供的将数据写入内存芯片的写入电路包括：

第一数据采集单元，设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据，以累计采集a*b个数据、第一组校验数据以及第二组校验数据，并由第二数据转位控制线采集每a个数据对应的第二转位控制数据；

第一数据还原单元，连接所述数据采集单元的输出端，用于当来自数据采集单元的第二转位控制数据为第一数值时将与该转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出；

写入单元，连接所述数据还原单元的输出端，用于将来自所述数据还原单元的a*b个数据中的a1*b个数据及第一组校验数据通过第三数据总线写入一个内存芯片，将来自所述数据还原单元的a*b个数据中的a2*b个数据及第二组校验数据通过第三数据总线写入另一个内存芯片。

本发明提供的将数据读出内存芯片的读取电路包括：

数据读取单元，设有连接两个内存芯片的第四数据总线，用于通过第四数据总线由一个内存芯片读取a1*b个数据及第三组校验数据，由另一个内存芯片读取a2*b个数据及第四组校验数据；

第二数据处理单元，连接数据读取单元的输出端，用于确定来自数据读取单元的a*b个数据中每a个数据所对应的第三转位控制数据，并确定第三组校验数据与第四组校验数据构成的数据中每a个数据对应的第三转位控制数据为第二数值，并当所确定的第三转位控制数据为第一数值时，将该个第三转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出，并将每a个数据对应的第三转位控制数据输出，其中，a＝a1+a2；

第二数据输出单元，连接第二数据处理单元输出端，用于用于每一次通过第五数据总线输出来自第二数据处理单元的a个数据，以累计输出a*b个数据以及第三组校验数据与第四组校验数据，其中，每一次输出a个数据时，通过第三数据转位控制线输出与该a个数据对应的第三转位控制数据。

本发明提供的数据接收电路包括：

第二数据采集单元，设有第六数据总线及第四数据转位控制线，用于每一次通过第六数据总线采集a个数据，以累计采集a*b个数据、第三组校验数据及第四组校验数据，并通过第四数据转位控制线采集每a个数据对应的第四转位控制数据；