[发明专利]灵敏放大器的控制电路及包括其的DRAM

权利要求书

1.一种用于生成灵敏放大器的控制电路，所述控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。

2.如权利要求1所述的灵敏放大器的控制电路，其特征在于，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，以使第一延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。

3.如权利要求1或2所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟被匹配为相等。

4.如权利要求2所述的灵敏放大器的控制电路，其特征在于，所述第一延迟模块由若干级串联的反相器组成的反相器链形成。

5.如权利要求4所述的灵敏放大器的控制电路，其特征在于，通过设置所述反相器链的反相器的级数以调节所述第一延迟。

6.如权利要求1所述的灵敏放大器的控制电路，其特征在于，所述灵敏放大器为锁存器型灵敏放大器。

7.如权利要求1所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路由第一反相器、或非门、第二反相器和第三反相器串联而成，所述下拉延迟电路由第四反相器、与非门、第五反相器、第六反相器、第七反相器和第八反相器串联而成，其中，所述第一反相器的输入、所述第四反相器的输入与所述与非门的另一个输入相连，所述第一反相器的输出与所述或非门的P1和N1的栅极相连，所述第五反相器的输出与所述或非门的P2和N2的栅极相连。

8.如权利要求7所述的灵敏放大器的控制电路，其特征在于，所述上拉延迟电路与所述下拉延迟电路采用相同尺寸PMOS晶体管和NMOS晶体管。

9.如权利要求7或8所述的灵敏放大器的控制电路，其特征在于，所述下拉延迟电路还包括第二延迟模块，所述第二延迟模块用于产生第二延迟，以使第二延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。

10.如权利要求9所述的灵敏放大器的控制电路，其特征在于，所述第一反相器的输入与所述第二延迟模块的输入相连，所述第二延迟模块的输出与所述第四反相器的输入相连。

11.一种动态随机存取存储器，其包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述动态随机存取存储器还包括如权利要求1至10中任一项所述的灵敏放大器的控制电路。