[发明专利]堆叠式半导体封装及其堆叠方法

说明书

相关申请的交叉参考

本申请要求于2010年8月12日提交的韩国专利申请No.10-2010-0077986的优先权，其全部公开通过引用结合于此用于所有目的。

技术领域

以下描述涉及用于将半导体芯片堆叠在芯片基座上的堆叠式半导体封装技术。

背景技术

已经介绍了通过例如堆叠两个相同存储器半导体封装，使存储容量加倍的新堆叠式半导体封装技术。美国专利No.6242285公开了已经由本发明的申请人实现的方法。因为使上层芯片上的管脚变形并且随后与下层芯片上的管脚直接结合，所以以上现有技术在其实现中是有利的。

然而，一些管脚最近被设计成具有较短长度，使得上层芯片上的管脚的端部与下层芯片上的管脚的上端部变得相对远离。因此，在焊膏处理之后，不适当地执行结合，导致出现更多缺陷。

发明内容

以下描述涉及用于有效地堆叠具有较短管脚的芯片的技术。提供了用于容易地和有效地连接以使管脚不可能直接结合到一起的距离彼此隔离的管脚的复杂技术。

在一总体方面，提供了一种堆叠式半导体封装，包括：第一半导体芯片，被配置成在至少一侧上包括多个第一管脚，用于与外部电路连接；第二半导体芯片，被配置成堆叠在第一半导体芯片之上，并且在与第一管脚对应的至少一侧上包括多个第二管脚，第二管脚具有朝向所对应的第一管脚的上部延伸并且与所对应的第一管脚的上部隔离的端部；印刷电路板(PCB)，被配置成设置在第二管脚与第一和第二半导体芯片的芯片主体之间的空间中并且沿着第一和第二半导体芯片的长度，并且包括多个导电图案，每一个导电图案均从所对应的第二管脚的端部朝向所对应的第一管脚的上部延伸；以及多个结合部，每一个结合部都被配置成电连接PCB的导电图案、对应的第二管脚的端部和所对应的第一管脚的上部。

PCB可以被进一步配置成在一侧上包括多个凹槽图案，每一个凹槽图案都具有与第一管脚相同的间距。PCB可以被布置成通过与所对应的第一管脚的上部接触的凹槽图案，与第一和第二半导体芯片对准。

其他特征和方面将从以下详细描述、附图和权利要求变得明显。

附图说明

图1A是示出印刷电路板(PCB)的外部的示例的侧视图。

图1B示出图1A中所示的示例中的沿着线C-C′的横截面图。

图1C是示出图1A中所示的示例中所示的堆叠式半导体封装的示例的放大图。

图1D是示出结合在一起的第一管脚和第二管脚与凹槽图案的示例的放大横截面图。

图2是示出结合在一起的第一和第二管脚与PCB的凹槽图案的另一示例的放大图。

图3示出堆叠半导体芯片的方法的示例的流程图。

贯穿附图和详细说明，除非另外描述，相同附图标号被理解为指示相同元件、特征和结构。为了清楚、说明和方便起见，这些元件的相对尺寸和描述会被夸大。

具体实施方式

提供以下描述，以帮助读者获得在此描述的方法、装置、和/或系统的全面理解。因此，向本领域普通技术人员建议在此描述的方法、装置、和/或系统的多种改变、修改、以及等同物。此外，为了更加清楚和简洁，已知功能和构造的描述会被省略。

图1A是示出在堆叠式半导体封装通过焊膏之前，印刷电路板(PCB)及其管脚的外部的示例的侧视图。图1B是图1A中所示的示例中的沿着线C-C′的横截面图。图1C是示出图1A中所示的示例中所示的堆叠式半导体封装的示例的放大图。图1D是示出结合在一起的凹槽图案与第一管脚和第二管脚的示例的放大横截面图。

如图1A至图1D所示，堆叠式半导体封装可以包括第一半导体芯片100和堆叠在第一半导体芯片100上的第二半导体芯片200。第一半导体芯片100可以在一侧上包括多个第一管脚110-1，...，和110-10，用于到外部电路的连接。第二半导体芯片200可以在一侧上包括多个第二管脚210-1，...，和210-2。如图1B中所示的示例中所示，第二管脚210的端部与第一管脚110的相应上部隔离并且向上延伸。