[发明专利]一种数据传输方法以及时间延迟模块

说明书

技术领域

本发明涉及数据通信领域，尤其涉及一种数据传输方法以及时间延迟模块。

背景技术

一般来说，基站、核心网的应用单板上处理器(如CPU或DSP等)都会集成有内存控制器，此内存控制器通常会外挂内存芯片以供存储数据。内存控制器与内存芯片之间会进行数据的传递。当内存控制器发出写命令时，数据从内存控制器传输到内存芯片。当内存控制器发出读命令时，数据从内存芯片传送到内存控制器并由处理器进行处理。

内存芯片通常使用同步动态随机存储器(SDRAM)，同步即存储器的工作需要同步时钟。而双倍数据流SDRAM(DDR SDRAM)在时钟的上升沿(rising edge)及下降沿(falling edge)都能进行传输数据，为内存芯片所广泛采用，故下面以DDR芯片为例进行描述。

当内存控制器发出读取指令时，处理器选定的外挂DDR芯片会开始驱动数据信号(DQ信号)与数据选通(Data Strobe)信号(简称DQS信号)，DDR芯片被视为发送端。当内存控制器发出写入指令时，则由内存控制器驱动DQ信号与DQS信号，且内存控制器被视为发送端。DQS信号是双向的，它是数据的同步时钟信号，传输一个字节(Byte)的每8个DQ信号对应一个DQS信号。用来准确的区分出每个传输周期，并便于接收方准确接收数据。

图1为理想状态下接收端DQ信号与DQS信号时序图。在理想的情况下，接收端DQ信号(DQ0～DQ7为一个Byte)信号的中央须对齐于DQS信号(DQS0)的上升沿或下降沿，以保证最大的时序裕量，从而保障采样数据的完整性和准确性。然而，由于每个厂商出厂的各种处理器的内存控制器的布线(lay out)各不相同，加之在单板实际应用过程中，受环境温度、传输线电阻性能的改变、芯片供电电压等诸多因素的影响，DQ信号与DQS信号的传输延迟(propagation delay)也不相同，因而造成数据无法正确的写入DDR芯片或者无法正确的由DDR芯片读出。

图2展示了一接收端实际收到的DQ信号与DQS信号时序图。当DQ信号与DQS信号传输到接收端时，通常会照成DQ信号中央与DQS信号无法对齐。当DQS信号传输延迟很严重时，有可能造成数据正确传输，即无法进行DDR芯片的正确读写。

为了让不同处理器外挂的来自不同厂商的DDR芯片皆能够顺利的进行读写，单板设计人员在研发单板过程中，须先行购买各种不同厂商的DDR芯片并焊接到单板上，再将这些DDR芯片与处理器芯片的DDR接口所有信号线连接至示波器，然后测试这些DDR芯片工作状态下的信号质量。由于不同的处理器及DDR芯片的布线不同、DDR芯片速率等级差异、环境温度、芯片供电电压等因素存在差异，某些DDR芯片无法顺利读取或者写入，测试人员根据测试信号质量进行判定，并更换掉这些无法顺利读写的DDR芯片。

而当处理器内存控制器及DDR芯片的种类很多时，通过人工测试信号并且排除问题将使效率变得低下，且单板的实际工作环境发生改变时(比如测试环境差距很大)，通过测试的单板上外挂的DDR芯片也可能无法正确读写。

发明内容

为实现传输延迟时间的自动调节，本发明实施例提供一种数据传输方法以及时间延迟模块。

为解决上述技术问题，本发明提供方案如下：

一种数据传输方法，包含：

第一数据端和第二数据端之间的延迟传输模块获得传输延迟时间的初始值，所述传输延迟时间是所述延迟传输模块施加在所述第一数据端和第二数据端之间的传输数据的延时；

所述延迟传输模块通过对所述传输延迟时间的多次调整来进行传输数据的多次检测，得到每个传输延迟时间对应的检测结果；

所述延迟传输模块在所述每个传输延迟时间对应的检测结果中，选择最优检测结果；

所述延迟传输模块将所述最优检测结果对应的传输延迟时间，设置为所述延迟传输模块的最优传输延迟时间，使所述第一数据端和第二数据端之间的数据传输经过所述最优传输延迟时间的延迟。

优选地，上述的数据传输方法中，

在对所述传输延迟时间的多次调整来进行传输数据的多次检测之前，所述方法进一步包括：

所述延迟传输模块检测所述传输数据的数据选通信号的频率；

所述延迟传输模块对所述频率进行分频，确定步进单位时间；

所述传输延迟时间的多次调整包括：

对所述步进值进行多次调整；

在所述初始值的基础上，增加或减少所述步进单位时间与步进值的乘积，得到调整后的传输延迟时间。