[发明专利]自对准沟道掺杂抑制CMOS短沟道效应及其制备方法

说明书

技术领域

    本发明涉及一种半导体制造工艺，尤其涉及一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法。

背景技术

短沟道效应（Short Channel Effect）是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移，源漏穿通、DIBL（ Drain induction barrier lower，漏极感应势垒降低）（较高漏压下）等特性，严重时会造成CMOS器件性能失效。SCE可以用Yau提出的电荷共享模型来解释：

即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降。

根据电荷共享模型推导出的阈值电压漂移公式，抑制SCE的常规方法为以下三种：提高减小tox，沟道掺杂浓度Nb，减小源衬、漏衬PN结的结深Xj。

其中，图1是本发明背景技术中Xdm的示意图，请参见图1，针对Xdm的调节，即沟道掺杂浓度Nb的调节，传统方法是在沟道下面进行埋层重掺杂，它一般是针对整个有源区进行埋层重掺杂，即源漏区也接收到这层掺杂，该杂质与源漏掺杂类型相反，可能这会带来以下副作用(side effects)：1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的侧面轮廓(profile)，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用 。

发明内容

本发明公开了一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，用以解决现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题。

    本发明的上述目的是通过以下技术方案实现的：

    一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，在一硅基板中形成有通过后栅极工艺制成的包含一第一晶体管和一第二晶体管的后栅极高介电常数双MOS结构，其中，包括以下步骤：

步骤a：将第一晶体管器件的第一晶体管栅槽和第二晶体管器件的第二晶体管栅槽内的样本栅去除,在去除第一晶体管栅槽和第二晶体管栅槽内的样本栅的过程中将薄氧化层保留；

    步骤b：在第一晶体管和第二晶体管上旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；

    步骤c：进行光刻，去除第一晶体管器件上覆盖的光刻胶，并去除第一晶体管栅槽内的光刻胶；

    步骤d：在第一晶体管栅槽内注入受主杂质，使第一晶体管沟道下形成第一埋层重掺杂；

    步骤e：去除第二晶体管上以及第二晶体管栅槽内剩余的光刻胶；

    步骤f：在第一晶体管和第二晶体管上再次旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；

    步骤g：再次进行光刻，去除第二晶体管器件上覆盖的光刻胶，并去除第二晶体管栅槽内的光刻胶；

    步骤h：在第二晶体管栅槽内注入施主杂质，使第二晶体管沟道下形成第二埋层重掺杂；

    步骤i：去除第一晶体管上以及第一晶体管栅槽内剩余的光刻胶；

    步骤j：进行退火，以激活注入离子；

    步骤k：进行常规的后栅极高介电常数器件制备工艺。

    如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，将硅基板设置为P型硅基板。

    如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，将第一晶体管设置为NMOS管，将第二晶体管设置为PMOS管。

如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤a中，进行湿法刻蚀，将第一晶体管栅槽和第二晶体管栅槽内的样本栅去除。

    如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤d中注入B、BF2、BE、In离子作为受主杂质。

    如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤h中注入P、As离子作为施主杂质。

    如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，步骤j中进行快速热退火、峰值退火或瞬间退火以激活注入离子。