[发明专利]双极性晶体管及其制造方法

说明书

技术领域

本发明涉及双极性晶体管，尤其涉及一种具有间隙物的双极性晶体管及其制造方法。

背景技术

双极性晶体管(BJT)为三接脚(terminal)装置。三接脚包括：基极接脚(base terminal)、集电极接脚(collector terminal)、及发射极接脚(emitter terminal)。借由p-n结彼此背对背靠近放置而形成双极性晶体管，其中一区为两结所共有。第一结介于基极及发射极间，第二结介于发射极及集电极间。根据用以形成双极性晶体管的半导体材料的特性，而形成p-n-p或n-p-n晶体管。双极性晶体管的接脚分别与其基极、集电极、及发射极接触。在双极性晶体管中，由基极及集电极间的电压控制通过发射极及集电极的电流。目前已利用各种技术以提升晶体管装置的性能。例如，制造异质结双极性晶体管(hetereojunction bipolar transistor，HBT)。异质结双极性晶体管是双极性晶体管的发射极-基极结以类似性质的两种不同半导体材料所形成。由于异质结双极性晶体管以两种不同半导体材料所形成，其在发射极、基极、集电极中可有不同的能带(energy band gap)及其他材料性质。因此，可提升晶体管装置的性能，例如较高的截止频率(cut-off frequency)值。然而，虽然现有的方式已大致达成其欲达目的，但并未在各方面均令人满意。

发明内容

为了解决现有技术的问题，本发明提供一种方法，包括：提供具有一集电极区的一半导体基板；在该半导体基板上形成一第一半导体层；在该第一半导体层上形成一第一介电层；在该第一介电层上形成一第二半导体层；在该第二半导体层上形成一第二介电层；在该第二介电层、该第二半导体层、及该第一介电层中形成一沟槽，而暴露出该第一半导体层的一部分；在该沟槽中形成虚设间隙物；而后，移除该第一半导体层暴露出的该部分，延伸该沟槽，而暴露出该半导体基材具有该集电极区的一部分；而后，移除该虚设间隙物及该第二介电层；以及而后，在该沟槽中形成一基极结构、间隙物、及一发射极结构。

本发明另外提供一种方法，包括：提供具有一集电极区的一半导体基板；在该半导体基板上形成一半导体层；在该半导体层上形成一材料层；在该半导体层及该材料层中形成一沟槽，其中该沟槽的侧壁由该半导体层及该材料层定义，该沟槽的一底部由该半导体基板具有该集电极区的一部分定义；在该沟槽中形成一基极结构，其中该基极结构具有侧壁部分设置在该沟槽的该侧壁上，及一底部设置在该半导体基板具有该集电极区的该部分；在该沟槽中形成间隙物，该间隙物设置在该基极结构的侧壁部分上，其中形成该间隙物包括：利用一第一沉积工艺在该基极结构上形成一第一氧化层；在该第一氧化层上形成一氮化物层；利用该第一沉积工艺在该氮化物层上形成一第二氧化物层；利用一第二沉积工艺在该第二氧化物层上形成一第三氧化物层，该第二沉积工艺与该第一沉积工艺不同，在该第三及第二氧化物层进行一第一蚀刻，在该氮化物层进行一第二蚀刻，以及在该第一氧化物层进行一第三蚀刻；以及在该沟槽中形成一发射极结构，该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。

本发明另外提供一种双极性晶体管，包括：一半导体基板，具有一集电极区；一材料层，包括在该半导体基板上设置一半导体层，以及在该半导体层上设置一介电层，其中该材料层具有以沟槽，而暴露出该集电极区的一部分；以及一基极结构、间隙物、及一发射极结构，设置在该材料层的该沟槽中，其中：该基极结构具有侧壁部分设置在该沟槽的侧壁上，以及一底部设置在该集电极区该暴露部分上；该间隙物设置在邻近该基极结构的该侧壁部分，各间隙物具有一顶宽及一底宽，该顶宽大体与该底宽相等，以及该发射极结构设置在邻近该间隙物以及在该基极结构的该底部上。

本发明的集成电路(双极性晶体管)装置及双极性晶体管提供装置性能的提升。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1为根据本发明各实施例的集成电路制造方法的流程图。

图2-图11为根据图1的集成电路装置的各制造阶段的剖面图。

图12为根据本发明各方面的集成电路的另一制造方法的流程图。

图13-图20为根据图12的集成电路装置的各制造阶段的剖面图。

其中，附图标记说明如下：

100、300～方法

102、104、106、108、110、112、114、116～步骤