[发明专利]一种逐次逼近模数转化器

说明书

技术领域

本发明涉及数字模拟信号互相转换的领域，特别是一种逐次逼近模数转换器。

背景技术

在现代数字系统中常需要进行模拟信号与数字信号的转换，因此，模数转换器(analog-to-digital converter，ADC)是系统构成中的重要模块，往往对系统的性能产生重要影响。与流水级、Sigma-Delta等类型的模数转换器相比较，逐次逼近型模数转换器(successive approximation register analog-digital converter，SAR ADC)具有功耗低、尺寸小等优点，尤其因制造工艺与现代数字CMOS工艺的兼容性好，易于在较低的工艺成本下实现，因此，SAR ADC获得了广泛的范围，例如便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

在2003年2月出版的《国外电子元器件》2003年第2期第72页中《解析逐次逼近ADC》一文中，作者介绍了现有SAR ADC的基本结构，主要是由时钟产生单元、逐次逼近寄存器(SAR)和数字控制逻辑、采样/保持电路、数模转换(DAC)单元、比较器(包括前置放大器和锁存器)等组成。图1为现有的一种SAR ADC结构，其中采样/保持电路嵌入在DAC单元中。如图1所示，模拟输入电压Vin输入到DAC单元中，且由DAC单元中的采样/保持电路采样保持，将移位寄存器及解码单元中的N位寄存器设置为中间值(即100……0，其中第一位，即最高位被设置为1；N为自然数)，以执行二进制查找算法。因此，DAC单元的输出电压Vdac为基准电压Vref的二分之一；然后比较单元对Vdac和Vin进行比较：如果Vin小于Vdac，比较单元输出逻辑低(或0)，N位寄存器的最高位清0；如果Vin大于Vdac，比较单元输出逻辑高(或1)，N位寄存器的最高位则保持为1。随后SAR逻辑控制单元控制N位寄存器的下一位，将该位强制置为高，再执行下一次比较。SAR逻辑控制单元将重复上述顺序操作，直到第N位，即最低位。转换完成时，N位寄存器中就得到了一个N位数字输出。在SAR逻辑控制单元进行上述转换的过程中，时钟产生单元接收外部的主时钟信号，并经过分频产生不同子时钟信号，这些子时钟信号有着相同的频率，相对主时钟而言，有着不同的延迟；所述子时钟信号用以控制产生采样/保持、数模转换单元、比较单元进行相应的工作。一般N位SARADC需要N个比较周期，同时在当前一位转换完成之前不得进入下一位转换。因此，SAR ADC的工作速度很大程度受到主时钟信号的制约，也因此导致了现有的SAR DAC工作速度受到限制，一般不超过5Msps。

发明内容

本发明解决的问题是提供一种逐次逼近模数转化器及其转换方法，解决现有逐次逼近模数转化器中工作速度较低的问题。

为解决上述问题，本发明采用的技术方案为：一种逐次逼近模数转换器，包括：数模转换单元，获取模拟信号和基准电压，并将二者耦合后输出差分信号；比较单元，所述比较单元的输入端连接所述数模转换单元的输出端，包括前置放大器和锁存器，比较、放大和锁存所述数模转换单元输出的差分信号，并输出比较结果；逐次逼近逻辑控制单元，控制所述移位寄存器及解码单元；移位寄存器及解码单元，所述移位寄存器及解码单元的输入端连接比较单元的输出端和逐次逼近逻辑控制单元的输出端，所述移位寄存器及解码单元的输出端连接数模转换单元的输入端，接收比较单元输出的比较结果和逐次逼近逻辑控制单元的移位信号，并进行移位动作，输出移位结果；时钟产生单元，接收采样时钟信号并产生时序控制信号；还包括信号反馈单元，所述信号反馈单元的输入端连接于比较单元的输出端，所述信号反馈单元的输出端连接于逐次逼近逻辑控制单元，所述信号反馈单元根据比较单元输出的比较结果触发逐次逼近逻辑控制单元向移位寄存器及解码单元发送移位信号。

可选的，所述信号反馈单元的两个输入端连接比较单元的两个输出端，将比较单元输出的两个比较结果取反后进行与非逻辑运算，获得反馈信号。

可选的，所述信号反馈单元为两输入与非门逻辑电路，所述与非门的两个输入端分别通过反相器连接比较单元的两个输出端，所述与非门的输出端连接逐次逼近逻辑控制单元。

可选的，所述比较单元由放大器及与放大器输出端相连的锁存器构成，所述放大器的输入端连接数模转换单元的输出端，所述锁存器的两个输出端分别连接信号反馈单元的两个输入端。