[发明专利]防闩锁效应的保护环结构和验证方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种防闩锁效应的保护环结构。本发明还涉及一种防闩锁效应的保护环结构的验证方法。

背景技术

闩锁效应(Latch-up Effect)是一种由脉冲电流或电压波动使互补性MOS场效应管(CMOS)的寄生晶闸管(SCR)开启导致雪崩电流放大效应的一种自毁性现象。通过在Vdd和Vss输电线间建立低阻通道，可以使高电流在寄生电路之间流通，从而导致电路停止正常工作甚至自毁。

在现有技术中，可以利用倒掺杂井(Retrograde Well)，沟槽隔离(Trench Isolation)，在重掺衬底上增加外延层(Epitaxial layer on heavily doped substrate)等工艺手段以期降低Well区阻值，从而达到抑制寄生效应的作用。

而对于工艺窗口较小的器件，采用设计优化的方法同样能够达到抑制闩锁的作用。比如保护环结构(Guard-Ring Structure)就是一种用来防止器件发生闩锁效应的一种设计结构。通过在N阱(N-well)中加入N+环即N+保护环，或在P阱(P-well)中加入P+环即P+保护环可以达到抑制闩锁电流的作用。现有技术中通常是采用对称型双保护环(Double Guard-Ring)或对称型双-多重保护环结构(Multi-Double Guard-Ring)以确保抑制效果。

如图1所示，为现有对称型双保护环的示意图，在硅衬底上形成有P阱(P-Well)4和N阱(N-Well)1，在所述P阱4中形成有NMOS，所述NMOS形成于所述N+区6中；在所述N阱1中形成有PMOS，所述PMOS形成于所述P+区3中。现有对称型双保护环包括了两个保护环，分别为：在所述P阱4的形成有P+保护环5，所述P+保护环5环绕在所述NMOS即所述N+区6周围；在所述N阱1的形成有N+保护环2，所述N+保护环2环绕在所述PMOS即所述P+区3周围。所述P+保护环5和所述N+保护环2都为只围绕一个NMOS或PMOS的单重结构。特征宽度W为所述PMOS的P+源漏区即所述P+区3和所述NMOS的N+源漏区即所述N+区6之间的最小宽度。

如图2所示，为现有对称型双-多重保护环的示意图，和图1不同之处为：所述P+保护环5A为由多个相互连接的小环组成多重结构，每一个所述小环围绕于一个所述NMOS的周围；所述N+保护环2A为由多个相互连接的小环组成多重结构，每一个所述小环围绕于一个所述PMOS的周围。

如图1和图2所示的现有对称型双保护环和双-多重保护环，虽然能够确保抑制效果，但是由于在P阱和N阱中都需要设计保护环，随着器件尺寸的不断缩小，称型双保护环结构相对设计面积就会较大，为进一步缩减面积和成本降低带来很大的挑战。

发明内容

本发明所要解决的技术问题是提供一种防闩锁效应的保护环结构，具有良好的闩锁抑制能力，能够缩减器件面积，并降低成本。本发明还提供一种防闩锁效应的保护环结构的验证方法，能够良好的验证保护环结构的抑制闩锁效应的能力，并能得到发生闩锁效应的位置分布，方便保护环结构的不断改善。

为解决上述技术问题，本发明提供一种防闩锁效应的保护环结构，在硅衬底上形成有P阱和N阱，在所述P阱中形成有NMOS，在所述N阱中形成有PMOS，保护环结构为一种非对称型结构，在所述P阱的形成有P+保护环，所述P+保护环环绕在所述NMOS周围；在所述N阱中不形成保护环。

进一步的改进是，所述P+保护环为围绕于一个所述NMOS的周围的单重结构。

进一步的改进是，所述P+保护环为由多个相互连接的小环组成多重结构，每一个所述小环围绕于一个所述NMOS的周围。

为解决上述技术问题，本发明提供一种防闩锁效应的保护环结构的验证方法，包括如下步骤：

步骤一、准备具有不同特征宽度的防闩锁效应的保护环结构；所述保护环结构为一种非对称型结构，各不同特征宽度的防闩锁效应的保护环结构的形成方法为：在硅衬底上形成P阱和N阱，在所述P阱中形成NMOS，在所述N阱中形成PMOS，在所述P阱的形成P+保护环，所述P+保护环环绕在所述NMOS周围；在所述N阱中不形成保护环；所述特征宽度为所述PMOS的P+源漏区和所述NMOS的N+源漏区之间的最小宽度。

步骤二、在不同的温度下对各不同特征宽度的所述保护环结构进行电性测试，得到各不同特征宽度的所述保护环结构在不同温度下是否存在闩锁效应、以及存在闩锁效应时对应的开启电压。