[发明专利]包含一和差调制器的锁相回路

说明书

本发明是申请号为200380105271.3、申请日为2003-11-25、发明名称为“包含一和差调制器的锁相回路”的发明专利申请的分案申请。

技术领域

本发明系相关于一种具有一ΣΔ调制器（sigma-delta modulator，和差调制器）的锁相回路，其系包括一相位比较器，具有两个输入端以及一输出端，一受控制振荡器，具有一被耦接至该相位比较器之该输出端的控制输入端，一分频器，具有一被耦接至该受控制振荡器之一输出端的信号输入端，具有一输出端，以及具有一用于预先选择该分频器之除法比例的控制输入端，以及该和差调制器，其系被连接至该分频器的该控制输入端。

背景技术

一般型态之锁相回路（phase locked loop，PLL）系载明于已出版之文件US 6,008,703之中，此文件系描述一频率合成器，而在其中，一ΣΔ PLL则是被用以产生处于一已调制载频的信号，并且，此锁相回路，举例而言，如所指示文件中图2A所显示，系包括一具有一相位侦测器、一回路滤波器、以及一受控制振荡器的顺向路径，以及一经由一多模数除法器（multimodulus divider）而将该振荡器的输出耦接至该相位侦测器的反馈路径，而为了控制该多模数除法器，则是会提供一数字和差调制器，且其输入侧系同时会被供以有关该所需载波信号的信息，以及供以数字调制数据，此外，该已调制的输出信号系会被提供在该受控制振荡器的该输出端处。

在一一般型态之锁相回路中，该所需的频率调制乃会借助变化频率除法数值而加以执行，而如此的频率合成器则是会被使用在，举例而言，用于载频生产以及数字频率调制之现代的、数字的无线电系统之中。

当在规定、或设计如此之一锁相回路的尺寸时，对于用于该锁相回路之带宽的选择乃是特别的、相当的重要，因此，在此背景之下，其就必须要在电路的噪声特性以及该调制带宽之间发现一妥协方案，因此，一方面，该噪声系需要尽可能的低，以遵守在各种无线电规格中所规定的光谱传输屏蔽（spectral transmission masks），而此则是需要选择一相对而言较小的回路带宽，但是，另一方面，此却是相反于传输已调制数据乃需要一大的带宽以用于在通讯技术中之现今应用的事实。

举例而言，欧洲通信标准“ETSI EN 300 175-2 V1.5.1 (2001-02) DECT（Digital Enhanced Cordless Telecommunications，数字增强无线通信）CI（common interface，共享接口）PART 2：Physical Layer”系载明了不需要之无线电发射的限制，其中，第三以及第四相邻信道的最大功率水平系分别被限制为80 nW以及40nW，举例而言，请参阅5.5节，24页。

一系统相关、占优势的噪声构件乃是透过该ΣΔ调制器本身之量化噪声所加以产生，通常，该ΣΔ调制器系会致动该多模数除法器，并且，在如此的操作中，乃会引起在整数除法比例（integer division ratios）之间的随机转换，以获得会引起自该PLL产生该所需输出频率的除法比例的平均。

该已出版文件US 6,008,703（于最初所引用者）的图10A系显示一多模数除法器，且其系包括一包含复数个分频器级的串联电路，所以，在此例子中，该等分频器级的每一个系可以精准地在两个除法数值之间转换，以及可以借助除法数值2、或是借助除法数值3而除法输入频率，而如此的分频器级系亦称之为2/3分频器，其中，可以为了如此之一仅建构自2/3分频器级之多模数除法器而加以设定的除法数值的范围系可以依照下列规格的而加以决定：

N = N₀ +                                                

其中，L系表示2/3除法器级的数量，以及N₀ 系相等于 2^L。

致动如此之一多模数除法器的该ΣΔ调制器系通常会在一 “MASH”架构中执行，而在如此之一多级MASH调制器（multistage MASH modulator）之中的一级（stage）则是，举例而言，显示在最初所描述之该已出版文件US 6,008,703的图8B之中，在此例子中，乃会提供一具有两个输入端以及一输出端的加总组件，且其中，一错误信号系会借助一反馈路径而被馈送回来，并且，在此配置之中，该错误信号的反馈通常会具有一延迟，而一具有MASH架构之多级ΣΔ调制器则是在一方块图的帮助之下于图8A进行描述。