[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。

背景技术

理论和经验研究已经证实,当将应力施加到晶体管的沟道中时,沟道区的半导体晶格产生应变，晶体管的载流子迁移率会得以提高或降低;然而,还已知,电子和空穴对相同类型的应变具有不同的响应。例如,在电流流动的纵向上施加压应力从而导致沟道区晶格压应变以对提高空穴迁移率有利,但是相应的降低了电子迁移率。在纵向上施加张应力从而导致沟道区晶格张应变以对提高电子迁移率有利,但是相应的降低了空穴迁移率。随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应变沟道工程起到越来越重要的作用。

然而现有技术中，引入到沟道区的应力非常小。由于载流子的迁移率随晶体管沟道区应力幅度的增大而增大，因此，在晶体管沟道区产生更大的应力会进一步改善晶体管的性能。

考虑到上述原因,对于晶体管器件仍然存在实现应变引入的新方法和半导体结构的需求。

发明内容

本发明在一个方面提供一种半导体器件，包括：

第一半导体材料的半导体衬底，

位于半导体衬底上的栅极结构，

栅极结构下方的沟道中存在产生沟道应力的晶格位错线，

晶格位错线与沟道成一定夹角。

其中晶格位错线对沟道有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道中产生压应力与张应力。

其中晶格位错线由预非晶化注入和退火工艺生成。

其中预非晶化注入所用的注入元素选自Si+, C+, F+, Ge+, In+, Sb+, Xe+, Sn+, Ar+和 H+中的至少一种。

其中所述半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。

其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。

其中PMOS器件的晶格位错线在沟道区形成压应力；NMOS器件的晶格位错线，在沟道区形成张应力。

其中栅极结构两侧半导体衬底中形成有凹槽，所述凹槽填充有第二半导体材料，第二半导体材料不同于第一半导体材料。

其中第二半导体材料是SiGe或Si:C。

其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。

其中栅极结构和第二半导体材料上覆盖有应力层。

根据本发明的另一方面提供一种半导体器件的制造方法，包括：

提供第一半导体材料的半导体衬底，在半导体衬底上形成有栅极结构；

在栅极结构两侧的半导体衬底中形成凹槽，

对半导体衬底进行预非晶化注入，预非晶化注入将离子经过凹槽注入半导体衬底中，从而在半导体衬底中产生非晶化区；

对半导体衬底进行退火，退火过程中非晶化区固相外延生长，在栅极结构下方生成导致沟道应力的晶格位错线。

其中在退火之前，在半导体衬底上沉积第一应变层，所述第一应变层至少覆盖所述凹槽内表面。

在退火步骤之后，所述方法还包括除去第一应变层的步骤。

除去第一应变层的步骤之后，所述方法还包括在凹槽中沉积或生长第二半导体材料，所述第二半导体材料不同于第一半导体材料。

其中第二半导体材料是SiGe或Si:C。

其中晶格位错线对沟道区有机械应力作用，依据晶格位错线与沟道的夹角不同分别在沟道区产生压应力与张应力。

其中预非晶化注入所用的注入元素选自Si+, C+, F+, Ge+, In+, Sb+, Xe+, Sn+, Ar+和 H+中的至少一种。

其中半导体器件是由NMOS器件和PMOS器件构成的CMOS器件，对NMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角小于45度，对PMOS器件预非晶化注入的方向与半导体衬底的法线之间的夹角大于45度。

其中NMOS器件的晶格位错线和沟道的夹角大于等于90度，PMOS器件晶格位错线和沟道的夹角小于等于90度。

其中PMOS器件的晶格位错线在沟道区形成压应力；NMOS器件的晶格位错线，在沟道区形成张应力。

其中半导体衬底包括浅沟槽隔离，浅沟槽隔离包括应力衬层。

还包括在半导体衬底上沉积第二应变层，第二应变层覆盖栅极结构和第二半导体材料。。