[发明专利]一种针对动态可重构处理器的指令集的优化方法

说明书

技术领域

本发明涉及动态可重构处理器技术领域，特别是涉及一种针对动态可重构处理器的指令集的优化方法。

背景技术

动态可重构处理器是一种新型的处理器构架，其结合了软件的灵活性和硬件的高效性，和传统单核微处理器相比，不仅可以改变控制流，还可以改变数据通路，具有高性能、低功耗、灵活性好、扩展性好的优点，尤其适合于处理计算密集型的算法，例如媒体处理、模式识别、基带处理等。因此动态可重构处理器也成为目前处理器结构的一个重要发展方向，如欧洲微电子中心(IMEC)的ADRES处理器和惠普(HP)的CHESS处理器，前者由紧耦合的超长指令字(Very Long Instruction Word，VLIW)处理器内核和粗颗粒度并行矩阵计算的可重构硬件构成，后者由大量可重构算术计算单元阵列构成。

动态可重构处理器的核心一般为一个二维的可重构算术逻辑单元(ALU)阵列，该结构是并行计算以提高处理能力的基础。同时，可重构算术逻辑单元间必须拥有较为灵活的互联结构以保证运算通用性，这种可配置的互联结构使得动态可重构处理器可以改变数据流，实现了对数据流的高速并行处理，相对于传统单核、少核处理器大大的提升了计算性能。另一方面，相对于传统的静态可重构电路，如用大部分的现场可编程逻辑阵列(FPGA)来实现处理器功能时，动态的可重构特性使得处理器能够通过时分复用以大大减少所需的电路面积。

动态可重构处理器的指令集架构(instruction set architecture，ISA)是处理器编程的基础，指令集中包含对一系列操作码及其硬件操作的定义，是处理器所有可执行指令的集合。处理器指令是由指令集架构定义的单个处理器操作。在传统的指令集构架上，指令包括一个操作码(指定要进行操作的类型)，和零个或者多个操作数(指定参与操作的寄存器、内存地址或者立即数(literal data))。

传统指令集架构主要分成精简指令集(Reduced Instruction Set Computing)和复杂指令集(Complex Instruction Set Computing)两种。RISC的设计重点在于降低由硬件执行指令的复杂度，因为软件比硬件容易提供更大的灵活性和更高的智能，因此RISC设计对编译器有更高的要求；CISC的设计则更侧重于硬件执行指令的功能，使CISC的指令变得很复杂。因而RISC对编译器的要求高，CISC强调硬件的复杂性，CPU的硬件实现更复杂。而超长指令字架构(VLIW)过将多条指令放入一个指令字，有效的提高了CPU各个计算功能部件的利用效率，提高了程序的性能。

对于动态可重构处理器，其运算单元的规模远大于传统单核处理器，因而其一个指令字中需要给出一个阵列运算单元的操作码以及阵列的互连。将指令字内容分级考虑，只看其中的操作码，可以认为是普通处理器操作码组成的张量。但是用于动态可重构处理器的基础运算单元和普通处理器还是存在很多差别的：

1.因为动态可重构处理器的阵列规模较大，所以对于每个运算单元的面积的要求更加严格，其所能实现的功能也越简单越好，这样便于控制芯片面积。另外，动态可重构处理器通常用于大量重复并行运算，所以对运算单元的功能也没有太高的要求。

2.同样由于阵列规模较大，基本运算单元的门控电路的面积和功耗的影响被放大了，所以对于操作码的设计有了低功耗和简化逻辑的要求。

3.为了提高在应用于一些专门应用如媒体解码时的效率，基本运算单元需要在基本功能上额外增加部分特殊功能。

因此动态可重构处理器对于指令集架构也有了特殊的要求。为了满足这些要求，我们提出了如下发明内容的指令集架构。

发明内容

本发明所要解决的技术问题是提供一种针对动态可重构处理器的指令集的优化方法，能够避免了通过软件实现这些运算时将带来的复杂配置信息和低效率。

为了解决上述问题，本发明公开了一种针对动态可重构处理器的指令集的优化方法，包括：

指令集架构应用于编程动态可重构处理器运算单元阵列；

指令集采用等长操作码；

指令集对操作码的编码方式采用和硬件匹配的分立编码方式；

指令集的编码参考各个操作码的使用频率。

优选的，所述编程动态可重构处理器包括视频解码应用的动态可重构处理器。

优选的，所述指令集包括算术运算、逻辑运算、移位操作、比较、条件和饱和运算的指令。

优选的，所述操作码长度为5。

与现有技术相比，本发明具有以下优点：