[发明专利]硅晶片及其制造方法

说明书

技术领域

本发明涉及用于半导体器件的硅晶片的技术领域。具体而言，本发明涉及对在引入了外延生长薄膜的硅晶片内产生的失配位错加以抑制的技术。 

背景技术

目前，用于半导体器件的硅晶片要求在其表面层上的器件活性区域内具有无缺陷区及高度的吸杂能力。 

作为满足这些要求的一个例子，使用高度掺杂的基材的外延晶片是通常已知的。 

此类晶片的一个例子包括p/p+基材。p/p+基材是通过以下方法制造的：制造硼浓度约为5×10¹⁹个原子/cm³的p+基材，对该p+基材实施镜面抛光和清洁；然后通过气相外延法在经镜面抛光的p+基材上外延生长5μm厚的器件活性层，其中器件活性层以约1×10¹⁵个原子/cm³的比较低的硼浓度进行掺杂。 

n/n+基材用于功率MOSFET等。n/n+基材使用高度掺杂诸如磷或砷的n型掺杂剂的n+基材。在该n+基材上沉积以约1×10¹⁶个原子/cm³的比较低的磷浓度掺杂的n型外延层，以形成n/n+基材。 

此外，IGBT通常具有通过在p型基材上沉积用n型掺杂剂掺杂的硅层及在用n型掺杂剂掺杂的硅层上进一步沉积用低浓度n型磷掺杂的硅层而产生的结构。 

p型基材是以高的硼浓度掺杂的。经掺杂的硅层是用等于或大于1×10¹⁷个原子/cm³的高浓度n型掺杂剂掺杂的硅层，其用于阻止耗尽层扩展。 

取决于其栅极氧化层的完整性，最上层n型低度掺杂的层的浓度被控制在1×10¹³个原子/cm³至1×10¹⁵个原子/cm³的浓度以内。 

通过外延生长沉积的表面层不含缺陷。在器件加工过程中混合的重金属，尤其是Fe污染，被强烈的吸除。因为可以提高器件的产率，所以使用这些高度掺杂的基材的外延晶片被广泛地用于半导体器件。 

然而，对于前述晶片，由于硅晶体的晶格常数的变化，趋向于在基材与用低浓度掺杂剂掺杂的层之间的界面处或者在低浓度外延层与用高浓度掺杂剂掺杂的层之间的界面处产生失配位错。 

该失配位错取决于其形状会蔓延穿过器件活性层。 

以垂直功率MOSFET为例，穿透器件活性层的位错(也称作螺型位错)还可能同时伸入底面上的漏极以及表面上的源极。这会导致在源极与漏极之间的漏电流。 

对于IGBT，在集电极与发射极之间存在电流漏泄的可能性。该漏电流会升高功率器件在待机状态时的功率消耗。 

JP 2004-175658公开了一种避免该失配位错的技术。 

JP 2004-175658的发明公开了一种其中在通过向硅熔体同时掺杂特定量的硼和锗而生长的硅基材上沉积硅外延层的方法。 

在该方法中，向硅熔体添加特定量的缩小硅晶体的晶格常数的硼以及增大硅晶体的晶格常数的锗。 

通过硼缩小晶格常数的效应被通过锗增大晶格常数的效应抵消。 

其描述了可以通过该方法生产其中抑制了失配位错的外延硅晶片。 

JP 2003-218031描述了另一种抑制失配位错的技术。 

JP 2003-218031公开了以下特征：通过在Si基材的表面上外延生长而形成SiC或GaN薄膜；在生长期间将BP(磷化硼)的锌混合型(闪亚铅矿型)单晶用作缓冲层；这能够抑制由晶格错配导致的失配位错。 

更具体而言，在去除Si基材的原生氧化物薄膜之后，将BCl₃和PCl₃作为BP的原料引入反应管中。在约200至500℃下低温生长30分钟。 

然后升高温度到900至1200℃，这是用于生长BP晶体的温度，以生长1至5μm厚的BP薄膜。然后，通过外延法在BP薄膜的顶部之上沉积SiC或GaN薄膜。此外，其还描述了可以通过除了SiC或GaN薄膜以外还形成由SiO₂或Si₃N₄制成的薄膜而控制整个半导体晶片的翘曲量。 

然而，根据JP 2003-218031所述，若独立地形成缓冲层以抑制由晶格错配导致的失配位错，则缓冲层无法发挥器件的功能。 

此外，根据JP 2004-175658所述，若形成由同时掺杂锗及高浓度硼的硅熔体制得的硅基材及在该硅基材上沉积用特定浓度的锗和硼掺杂的外延层，则会导致以下问题。