[发明专利]低泄漏功率检测电路

权利要求书

1.一种器件，包括：

第一开关，包括：

第一控制端，连接到控制器的输出端；

第二控制端，连接到缓冲器的输出端；

第一端，通过连接接收信号，所述信号具有逻辑高状态，所述逻辑高状态的振幅等于低电压电势；以及

第二端，被配置为产生逻辑高状态，所述逻辑高状态的振幅等于高电压电势，其中，所述第二端连接到所述缓冲器的输入端；

第二开关，连接在所述缓冲器的输出端和所述缓冲器的输入端之间；以及

控制器，被配置为接收所述信号。

2.根据权利要求1所述的器件，其中，所述第一开关是传输门。

3.根据权利要求1所述器件，其中，所述第二开关是P型金属氧化物半导体PMOS晶体管，所述PMOS晶体管的栅极接地。

4.根据权利要求1所述的器件，其中，所述第一开关配置为使得：

当所述信号具有逻辑低状态时，所述第一开关导通；以及

在所述缓冲器的输出端产生具有所述高电压电势的逻辑高状态之前，所述第一开关保持导通。

5.根据权利要求1所述的器件，其中，所述第一开关被配置为，当所述信号从逻辑低状态变化为逻辑高状态时，在所述信号之前的逻辑状态能够传送到所述缓冲器的输入端之后，所述第一开关关断。

6.根据权利要求1所述的器件，其中，所述控制器进一步包括：

第一模块，具有串联连接的第一PMOS晶体管和第一NMOS晶体管，产生所述控制器的输出；以及

第二模块，具有串联连接的第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，产生电压降以驱动所述第一PMOS晶体管。

7.一种系统，包括：

磁芯缓冲器，接收输入信号，并且产生具有逻辑高状态的信号，所述逻辑高状态的振幅等于低电压电势；

低泄漏功率检测电路，包括：

第一开关，包括：

第一控制端，连接到控制器的输出端；

第二控制端，连接到缓冲器的输出端；

第一端，通过连接接收信号，所述信号具有逻辑高状态，所述逻辑高状态的振幅等于低电压电势；以及

第二端，被配置为产生逻辑高状态，所述逻辑高状态的振幅等于高电压电势，其中，所述第二端连接到所述缓冲器的输入端；

第二开关，连接在所述缓冲器的输出端和所述缓冲器的输入端之间；以及

控制器，配置为接收所述信号；

所述缓冲器的输入部分包括串联连接的至少一个P型金属氧化物半导体PMOS晶体管和一个N型金属氧化物半导体NMOS晶体管。

8.根据权利要求7所述的系统，其中，所述缓冲器包括又一对PMOS晶体管和NMOS晶体管。

9.根据权利要求7所述的系统，进一步包括：在接收振幅等于所述低电压电势的所述逻辑高状态、与产生振幅等于所述高电压电势的地电位的所述逻辑高状态之间存在延迟。

10.一种方法，包括：

将第一数字信号提供到磁芯缓冲器，所述磁芯缓冲器由低电压电势供电；

产生具有逻辑高状态的第二数字信号，所述逻辑高状态的振幅等于所述低电压电势；

通过连接在所述磁芯缓冲器和所述缓冲器之间的第一开关，将振幅等于所述低电压电势的所述逻辑高状态发送到所述缓冲器的输入端；

将所述第一开关关断；

通过第二开关将所述缓冲器的输出端连接到所述缓冲器的输入端；以及

在所述缓冲器的输入端处，将振幅等于所述低电压电势的所述逻辑高状态转换为振幅等于高电压电势的逻辑高状态；

并且，该方法进一步包括：在延迟之后，当所述第二数字信号由逻辑低状态变化为逻辑高状态时，提供控制信号，从而将所述第一开关关断。