[发明专利]基于FPGA的锋电位信号并行检测装置和方法

权利要求书

1.一种基于FPGA的锋电位信号并行检测装置，其特征在于，由若干个并行的模块构成，每个模块包括：信号接收器、信号分解/重构器、系数缓存器、系数处理器、信号检测器和信号输出器；其中，

所述的信号接收器，用于接收待检测信号序列并传输至所述的信号分解/重构器；所述的待检测信号序列为植入式脑-机接口中微阵列电极中一路电极所采集得到的神经信号序列；

所述的信号分解/重构器，与所述的信号接收器、系统缓存器和信号检测器连接，用于接收由所述的信号接收器传输的待检测信号序列并进行分解，将分解后的系数序列送至所述的系数缓存器；并且还用于接收由所述的系数缓存器传输的处理后系数序列并进行重构，将重构后信号序列送至所述的信号检测器；

所述的系数缓存器，与所述的信号分解/重构器和系数处理器连接，用于存放经所述的信号分解/重构器分解后的系数序列并传输给所述的系数处理器，还用于存放经所述的系数处理器处理后的系数序列并传输给所述的信号分解/重构器；

所述的系数处理器，与所述的系数缓存器连接，用于接收由所述的系数缓存器传输的分解后的系数序列并对其进行处理，得到处理后的系数序列；

所述的信号检测器，与所述的信号分解/重构器和信号输出器连接，用于接收由所述的信号分解/重构器传送的重构后信号序列，从中检测出锋电位信号并传输至所述的信号输出器；

所述的信号输出器，与所述的信号检测器连接，用于接收由所述的信号检测器传输的锋电位信号并输出。

2.一种基于FPGA的锋电位信号并行检测方法，其特征在于，包括：

(1)信号接收器对信号分解/重构器的工作状态进行判断，当信号分解/重构器的工作状态为空闲时，信号接收器接收待检测信号序列再传输至信号分解/重构器；所述的待检测信号序列为植入式脑-机接口中微阵列电极中一路电极所采集得到的神经信号序列；

(2)信号分解/重构器对接收到的待检测信号序列按照选定分解滤波器组进行分解，得到分解后的系数序列并传输至系数缓存器中存放；

(3)将存放于系数缓存器的分解后的系数序列输送至系数处理器进行处理，得到处理后的系数序列并传输至系数缓存器中存放；

(4)将存放于系数缓存器的处理后的系数序列输送至信号分解/重构器，信号分解/重构器按照选定重构滤波器组对处理后的系数序列进行重构，然后将重构后信号序列传输至信号检测器；

(5)信号检测器对接收到的重构后信号序列按照幅度阈值法检测得到锋电位信号，并传输至信号输出器；

(6)信号输出器将接收到的检测所得锋电位信号输出。

3.如权利要求2所述的基于FPGA的锋电位信号并行检测方法，其特征在于，步骤(2)和(4)中，所述的选定分解滤波器组和选定重构滤波器组为按照Bior1.3小波基所对应的滤波器组。