[发明专利]沟槽式功率半导体元件及其制造方法

权利要求书

1.一种沟槽式功率半导体元件，其特征在于，包括：

一底材；

多个沟槽，位于该底材内，所述多个沟槽包括至少一个栅极沟槽；

至少一个栅极多晶硅结构，位于该栅极沟槽内；

一栅极介电层，包覆该栅极多晶硅结构的侧面与底面；

多个第一重掺杂区，至少形成于部分所述多个沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且，所述多个第一重掺杂区互相连接形成一导电通道；

至少一本体区，环绕该栅极沟槽，并与该第一重掺杂区间隔一预设距离；

至少一源极掺杂区，位于该本体区上方；

一层间介电层，覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区；

一漏极接触窗，位于该底材的边缘处；

一第二重掺杂区，位于该漏极接触窗下方，以电性连接该导电通道；以及

一金属图案层，填入该漏极接触窗以电性连接该第二重掺杂区。

2.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该底材为一轻掺杂硅基板。

3.如权利要求1所述的沟槽式功率半导体元件，其特征在于，更包括多个轻掺杂区，分别位于相对应的所述多个第一重掺杂区的上方，该轻掺杂区与邻近的该底材的导电型相同，但具有较低的掺杂浓度。

4.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该底材包括：

一基板；

一轻掺杂磊晶层，形成于该基板上；以及

一绝缘层，形成于该基板与该轻掺杂磊晶层之间。

5.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述多个沟槽具有大致相同的深度，并且，各该沟槽的下方均形成有该第一重掺杂区。

6.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述多个沟槽可区分为深度较深的一第一部分的沟槽与深度较浅的一第二部分的沟槽，所述多个第一重掺杂区形成于该第一部分的沟槽的下方。

7.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该层间介电层覆盖该漏极接触窗的一侧边。

8.一种沟槽式功率半导体元件的制造方法，其特征在于，包括下列步骤：

提供一底材；

形成一图案层于该底材上，以定义多个沟槽，所述多个沟槽包括至少一个栅极沟槽；

以蚀刻方式形成所述多个沟槽于该底材内；

通过该图案层，植入第一导电型掺杂物于至少部分所述多个沟槽下方，以形成多个第一重掺杂区，所述多个第一重掺杂区因后续热制程扩张相连形成一导电通道，并且，各该第一重掺杂区与相对应的该沟槽的底部间隔有一轻掺杂区；

形成一栅极介电层覆盖该栅极沟槽的内侧表面；

形成至少一栅极多晶硅结构于该栅极沟槽内；

形成至少一本体区环绕该栅极沟槽，该本体区与该第一重掺杂区间隔一预设距离；

形成至少一源极掺杂区于该本体区上方；

形成一层间介电层覆盖该栅极多晶硅结构，并于该层间介电层中形成至少一源极接触窗以裸露该源极掺杂区；

形成一漏极接触窗于该底材的边缘处；以及

形成一金属图案层于该漏极接触窗内，以电性连接该导电通道。

9.如权利要求8所述的沟槽式功率半导体元件的制造方法，其特征在于，所述多个沟槽与该漏极接触窗以同一道蚀刻步骤形成于底材，形成所述多个第一重掺杂区于所述多个沟槽下方的步骤，同时形成一第二重掺杂区于该漏极接触窗下方，并且，该第二重掺杂区与该漏极接触窗的底部间隔有一第二轻掺杂区。

10.如权利要求9所述的沟槽式功率半导体元件的制造方法，其特征在于，形成该源极接触窗以裸露该源极掺杂区的步骤，同时移除部分该第二轻掺杂区，以裸露该第二重掺杂区。

11.如权利要求8所述的沟槽式功率半导体元件的制造方法，其特征在于，该漏极接触窗于形成该本体区的步骤后，形成于该底材的边缘处，并且，在形成该漏极接触窗的步骤后，更包括以离子植入方式形成一第二重掺杂区于该漏极接触窗的底部，以电性连接该导电通道。

12.如权利要求8所述的沟槽式功率半导体元件的制造方法，其特征在于，该底材为一轻掺杂硅基板。