[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别地涉及一种具有在超薄外延硅化物上的多层金属硅化物提升源/漏(RSD)的新型金属氧化物半导体场效应晶体管(MOSFET)器件结构及其制造方法。

背景技术

随着技术节点持续推进，以MOS晶体管栅极宽度或沟道长度为代表的集成电路特征尺寸持续缩减，使得沟道电阻随之降低，一定程度上提高了器件性能。然而沟道缩短之后带来了诸如短沟道效应等一系列问题，抑制了器件性能的进一步提升。为了克服短沟道效应，晶体管的源漏深度必须相应地或者以更大比例缩减，使得源漏节变得越来越浅，例如仅为长沟道器件源漏结深的70％，因此源漏寄生电阻急剧增大。

当物理栅长度进入亚30nm区域时，源漏寄生电阻增大对器件性能的阻碍影响已经超过了沟道电阻降低带来的益处。因此，如何有效降低寄生源漏以提升器件性能成为了巨大的挑战。

传统的解决方案中，提出对源漏尽可能高浓度地掺杂以降低寄生电阻。但是，由于固溶度极限以及短沟道效应控制要求突变掺杂界面，源漏掺杂变得越来越受限。

为了解决这一问题，提出了一些方案。除了由本发明申请人所提出的例如为金属硅化物源漏MOSFET的新型器件结构之外，业界还使用通过选择性外延(SEG)制造的提升源漏来通过增厚结深以减小源漏薄膜电阻从而减小寄生源漏电阻。参见附图1，为这种提升源漏MOSFET的结构示意图。其中，被STI2包围的衬底1上沉积形成栅极介质3、栅极4，源漏低浓度注入形成源漏延伸区5A，然后栅极介质2和栅极3两侧形成侧墙6，源漏高浓度注入形成源漏重掺杂区5B，以侧墙6为掩模进行SEG，使得侧墙6两侧的源漏重掺杂区5B部分外延形成提升源漏(RSD)区5C。为了进一步减小电阻，可以在SEG之后在RSD区5C上形成金属硅化物7，构成源漏接触。

尽管这种提升源漏上形成的金属硅化物源漏接触能一定程度上减小源漏寄生电阻，但是这种结构仍有相当大的进一步改进结构、提升性能的余地。特别是在图1椭圆线所示区域内，由于SEG受源漏材料晶向的影响，不同方向上外延生长速度不一致，使得RSD区5C和侧墙6之间存在空隙，进而该空隙无法被金属硅化物7完全填充，故图1所示区域构成高阻区，存在于沟道区至RSD 5C上金属硅化物7之间，使得源漏寄生电阻仍然较大。此外，由于RSD仅为硅材料制作，虽然可以通过厚度增加而减小部分电阻，但是由于硅材料本身电阻率以及器件尺寸特别是封装高度的限制，RSD自身的电阻无法大规模缩减，源漏串联电阻以及寄生电阻仍然比较大。因此，单纯的超浅硅源漏与硅RSD的简单叠加无法有效地进一步降低源漏电阻。

总而言之，当前的提升源漏MOSFET无法进一步有效降低源漏电阻，亟需一种改进的新型器件结构及其制造方法。

发明内容

本发明提供了一种半导体器件，包括衬底、位于衬底中的沟道区、位于衬底中的源漏区、位于沟道区上的栅极堆叠结构、位于栅极堆叠结构两侧的侧墙、位于侧墙两侧的源漏区上的提升源漏，其特征在于：提升源漏由金属硅化物构成，源漏区与提升源漏之间具有外延生长的超薄金属硅化物。

其中，源漏区包括源漏延伸区和重掺杂源漏区。

其中，外延生长的超薄金属硅化物与侧墙下方的沟道区接触。

其中，外延生长的超薄金属硅化物包括NiSi_2-y(0≤y＜1)、Ni_1-xPt_ySi_2-y(0＜x＜1，0≤y＜1)、CoSi_2-y(0≤y＜1)或Ni_1-xCo_ySi_2-y(0＜x＜1，0≤y＜1)。

其中，衬底为Si、SOI、SiGe或SiC。