[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，尤其涉及具备了包括CMOS反相器的存储器单元(memory cell)的半导体装置的布局(layout)。

背景技术

近年来，在电子控制的必要性提高的家电产品和设备中，安装了较多的用于控制这些家电产品和设备的计算机系统。作为这样的计算机系统，例如已知有：在同一个半导体基板(即半导体基片)上不仅形成了微型计算机，而且还形成了闪存、SRAM(Static Random Access Memory，静态随机存取存储器)等存储器的混合搭载型的半导体装置。

为了减小混合搭载型的半导体装置的尺寸，要求尽量扩大要求大的存储容量的闪存的占有面积，另一方面，对于主要用作缓冲器的情况多的SRAM的占有面积，要求尽量减小。

在包含2个CMOS反相器而构成SRAM的存储器单元的情况下，作为尽量减小存储器单元的面积的布局，例如公开了专利文献1的图1的存储器单元。在该存储器单元中，使2个CMOS反相器的栅极布线之间靠近，并利用比该栅极布线上层的两层金属层来进行2个CMOS反相器的漏极之间的连接、以及漏极和栅极的环路(loop)连接。根据该布局，能够尽量将存储器单元的面积抑制得小。

现有技术文献

专利文献1：日本特许第4190242号公报

但是，在形成上述的SRAM时，根据所采用的工艺和设计规则，有时会附加如下说明的限制。担心因该限制而存储器单元的面积增大，并且形成SRAM的混合搭载型的半导体装置的尺寸增大。

例如，有时为了对占有面积大的闪存的制造进行最优化，采用对于SRAM的形成来说不是最优的工艺(例如，闪存用的工艺)。设计规则以该工艺的条件为起因而被限制，根据构成SRAM的CMOS反相器的栅极布线的宽度而在源极-漏极之间容易产生漏电流，因此，需要使用为了抑制漏电流而预先增加栅极布线的宽度(即，栅极长度)的布局。

此外，有时根据在多层布线中使用的金属层的设计规则，在最上层的金属层中布线模式(pattern)的设计自由度被显著地限制。例如，存在在最上层的金属层中形成焊盘(bonding pad)等厚的外部连接电极的设计规则的限制的情况下，在最上层的金属层中不容许微细的布线模式。

如果对将该设计规则的限制应用到专利文献1的图1所示的SRAM的存储器单元的情况进行说明的话，则应作为最上层的第三金属层而配置的比特线被配置于其下层的第二金属层(容许微细的布线模式的金属层)。在该第二金属层中也配置用于连接2个CMOS反相器的漏极之间的布线，但是，该配线必须大地迂回配置，以便避开相同金属层的比特线。即，第二金属层的布局变得非常宽，存储器单元的面积增大。

发明内容

因此，本发明提供一种半导体装置，其即使存在因构成SRAM的CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及在多层布线中使用的金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。

本发明是一种具备了存储器单元的半导体装置，该存储器单元包括由P沟道的第一晶体管和N沟道的第二晶体管构成的第一CMOS反相器、以及由P沟道的第三晶体管和N沟道的第四晶体管构成的第二CMOS反相器，该半导体装置的特征在于，所述存储器单元具备：第一栅极布线，在所述第一和第二晶体管中共同配置；第二栅极布线，在所述第三和第四晶体管中共同配置；第一布线，作为比所述第一和第二栅极布线上层的第一金属层而配置，并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线；第二布线，作为所述第一金属层而配置，并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线；比所述第一金属层还上层的第二金属层；以及比所述第二金属层还上层的第三金属层，所述第一布线与所述第二栅极布线重叠，所述第二布线与所述第一栅极布线重叠。

根据本发明，即使存在因CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。

附图说明

图1是表示本发明的实施方式的半导体装置的概略结构的平面图。

图2是表示图1的SRAM的存储器单元的等效电路图。

图3是表示图1的SRAM的存储器单元的布局的平面图。

图4是表示图1的SRAM的存储器单元的布局的平面图。

图5是表示图1的SRAM的存储器单元的布局的平面图。

图6是表示图1的SRAM的存储器单元的布局的平面图。

标号说明

1  SRAM