[发明专利]基于rd+的8b/10b编码电路

权利要求书

1.一种基于rd+的8b/10b编码电路，其特征在于：由基于rd+的5b/6b编码器、基于rd+的3b/4b编码器、5b后处理模块、3b后处理模块、数据合并模块以及两个异或模块构成；

外部输入数据为8比特数据，该8比特数据拆分为低5比特数据和高3比特数据，所述低5比特数据输入到所述基于rd+的5b/6b编码器，所述高3比特数据输入到所述基于rd+的3b/4b编码器；

一指示符信号，所述指示符信号分别输入到所述基于rd+的5b/6b编码器和所述基于rd+的3b/4b编码器；所述指示符信号用于控制所述基于rd+的5b/6b编码器和所述基于rd+的3b/4b编码器的编码；所述基于rd+的5b/6b编码器编码完成后输出第一极性变化标示符信号和一6比特的第一编码数据；所述基于rd+的3b/4b编码器编码完成后输出第二极性变化标示符信号和一4比特的第二编码数据；

所述第一编码数据输入到所述5b后处理模块，所述5b后处理模块在所述第一极性变化标示符信号和外部输入的当前字符极性信号的控制下对所述第一编码数据进行后处理；所述5b后处理模块处理后输出一6比特的第一后编码数据；

所述第二编码数据输入到所述3b后处理模块，所述3b后处理模块在所述第二极性变化标示符信号和第二字符极性信号的控制下对所述第二编码数据进行后处理；所述3b后处理模块处理后输出一4比特的第二后编码数据；

所述第一后编码数据和所述第二后编码数据都送入到所述数据合并模块进行数据合并处理并输出一合并后的10比特的输出数据；

第一个异或模块用于对所述第一极性变化标示符信号和所述当前字符极性信号进行异或处理并产生所述第二字符极性信号；第二个异或模块用于对所述第二极性变化标示符信号和所述第二字符极性信号进行异或处理产生下一字符极性信号并将所述下一字符极性信号对外输出。

2.如权利要求1所述的基于rd+的8b/10b编码电路，其特征在于：所述基于rd+的5b/6b编码器是基于rd+编码方法所实现的5b/6b编码器；所述指示符信号用来指示外部输入的所述8比特数据是数据字符还是控制字符，如果所述8比特数据是数据字符，所述基于rd+的5b/6b编码器按照数据字符的rd+编码规则来进行5b/6b编码；如果所述8比特数据是控制字符，则所述基于rd+的5b/6b编码器按照控制字符的rd+编码规则来进行5b/6b编码；所述第一极性变化标示符信号用于表示所述基于rd+的5b/6b编码器在编码过程中的极性变化情况。

3.如权利要求1所述的基于rd+的8b/10b编码电路，其特征在于：所述基于rd+的3b/4b编码器是基于rd+编码方法所实现的3b/4b编码器；所述指示符信号用来指示外部输入的所述8比特数据是数据字符还是控制字符，如果所述8比特数据是数据字符，所述基于rd+的3b/4b编码器按照数据字符的rd+编码规则来进行3b/4b编码；如果所述8比特数据是控制字符，则所述基于rd+的3b/4b编码器按照控制字符的rd+编码规则来进行3b/4b编码；所述第二极性变化标示符信号用于表示所述基于rd+的3b/4b编码器在编码过程中的极性变化情况。

4.如权利要求1所述的基于rd+的8b/10b编码电路，其特征在于：如果所述第一极性变化标示符信号表示所述基于rd+的5b/6b编码器在编码过程中的极性发生变化、且所述当前字符极性信号与所述基于rd+的5b/6b编码器在编码过程中所使用的极性不相同时，所述5b后处理模块对所述第一编码数据的所有位按位取反并生成所述第一后编码数据；其它条件下，所述5b后处理模块不对所述第一编码数据进行处理，而是直接将所述第一后编码数据取为所述第一编码数据。

5.如权利要求1所述的基于rd+的8b/10b编码电路，其特征在于：如果所述第二极性变化标示符信号表示所述基于rd+的3b/4b编码器在编码过程中的极性发生变化、且所述第二字符极性信号与所述基于rd+的3b/4b编码器在编码过程中所使用的极性不相同时，所述3b后处理模块对所述第二编码数据的所有位按位取反并生成所述第二后编码数据；其它条件下，所述3b后处理模块不对所述第二编码数据进行处理，而是直接将所述第二后编码数据取为所述第二编码数据。

6.如权利要求1所述的基于rd+的8b/10b编码电路，其特征在于：所述数据合并模块将所述第一后编码数据作为低6位、将所述第二后编码数据作为高4位进行合并生成10比特位宽的所述输出数据。