[发明专利]基于rd-的8b/10b编码电路

说明书

技术领域

本发明涉及一种编码电路，尤其涉及一种基于rd-的8b/10b编码电路。

背景技术

8b/10b，也叫做8比特/10比特，是目前许多高速串行总线采用的编码机制，如1394b、Serial ATA、PCI Express、Infini-band、Fibre Channel(网状通道)、RapidIO等总线或网络等。

8b/10b编码的特性之一是保证DC平衡，采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“1”或“0”后必须插入一位“0”或“1”，从而保证信号DC平衡，它就是说，在链路超时时不致发生DC失调。通过8b/10b编码，可以保证传输的数据串在接收端能够被正确复原，除此之外，利用一些特殊的代码(在PCI-Express总线中为K码)，可以帮助接收端进行还原的工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。8b/10b编码是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别成为一组4位的数据和一组6位的数据，从而组成一组10位的数据发送出去。相反，解码是将1组10位的输入数据经过变换得到8位数据位。数据值可以统一的表示为DX.Y或KX.Y，其中D表示为数据字符，K表示为控制字符，X表示输入的原始数据的低5位EDCBA，Y表示输入的原始数据的高3位HGF。

现有8b/10b编码电路大多采用查表的方法实现8b/10b编码，以数据字符的8b/10b编码为例，现有8b/10b编码电路需512个宽度为10比特的寄存器来存储相关数据，占用的存储器资源较多。

发明内容

本发明所要解决的技术问题是提供一种基于rd-的8b/10b编码电路，能大量节省存储器资源。

为解决上述技术问题，本发明提供的基于rd-的8b/10b编码电路由基于rd-的5b/6b编码器、基于rd-的3b/4b编码器、5b后处理模块、3b后处理模块、数据合并模块以及两个异或模块构成。

外部输入数据为8比特数据，该8比特数据拆分为低5比特数据和高3比特数据，所述低5比特数据输入到所述基于rd-的5b/6b编码器，所述高3比特数据输入到所述基于rd-的3b/4b编码器。

一指示符信号，所述指示符信号分别输入到所述基于rd-的5b/6b编码器和所述基于rd-的3b/4b编码器；所述指示符信号用于控制所述基于rd-的5b/6b编码器和所述基于rd-的3b/4b编码器的编码；所述基于rd-的5b/6b编码器编码完成后输出第一极性变化标示符信号和一6比特的第一编码数据；所述基于rd-的3b/4b编码器编码完成后输出第二极性变化标示符信号和一4比特的第二编码数据。

所述第一编码数据输入到所述5b后处理模块，所述5b后处理模块在所述第一极性变化标示符信号和外部输入的当前字符极性信号的控制下对所述第一编码数据进行后处理；所述5b后处理模块处理后输出一6比特的第一后编码数据。

所述第二编码数据输入到所述3b后处理模块，所述3b后处理模块在所述第二极性变化标示符信号和第二字符极性信号的控制下对所述第二编码数据进行后处理；所述3b后处理模块处理后输出一4比特的第二后编码数据。

所述第一后编码数据和所述第二后编码数据都送入到所述数据合并模块进行数据合并处理并输出一合并后的10比特的输出数据。

第一个异或模块用于对所述第一极性变化标示符信号和所述当前字符极性信号进行异或处理并产生所述第二字符极性信号；第二个异或模块用于对所述第二极性变化标示符信号和所述第二字符极性信号进行异或处理产生下一字符极性信号并将所述下一字符极性信号对外输出。

进一步的改进是，所述基于rd-的5b/6b编码器是基于rd-编码方法所实现的5b/6b编码器；所述指示符信号用来指示外部输入的所述8比特数据是数据字符还是控制字符，如果所述8比特数据是数据字符，所述基于rd-的5b/6b编码器按照数据字符的rd-编码规则来进行5b/6b编码；如果所述8比特数据是控制字符，则所述基于rd-的5b/6b编码器按照控制字符的rd-编码规则来进行5b/6b编码；所述第一极性变化标示符信号用于表示所述基于rd-的5b/6b编码器在编码过程中的极性变化情况。