[发明专利]存储卡和半导体器件

说明书

本申请是申请日为2004年9月22日、申请号为200410011822.6、发明名称为“存储卡和半导体器件”的中国发明专利申请的分案申请。

技术领域

本发明涉及一种具有非易失性半导体存储器的储存卡，具体言之，涉及一种具有与非门快闪存储器的存储卡以及嵌入在该存储卡内的半导体器件。

背景技术

构造一些不同的快闪存储卡使主机管理存储卡内的物理状态(指示哪个物理字组地址中包括哪个逻辑扇区地址或哪个字组处于擦除状态)。在这样的存储卡中，主机直接控制存储卡的快闪存储器。主机采用快闪存储器的写入单位和擦除单位，并使用给定的字组大小作为擦除单位对快闪存储器执行写入存取和擦除存取。

近来已经注意到存储卡中擦除单位的字组大小大于以前。

日本专利申请KOKAI公开案No.2002-133877中公开了一种技术，能够改变擦除大小以在存储单元中部分地擦除数据，并能够缩短从较大区域擦除数据的时间周期。

若当将要存取的存储卡中的快闪存储器的写入单位和擦除单位变化(例如，擦除单位的字组大小变大)时没有进行测量，则主机不能存取该存储卡。

通过在存储卡中嵌入转换控制器能够解决上述的问题。但是，如果快闪存储器的内部状态保持为主机指示的状态，则每次主机对快闪存储器执行写入存取和擦除存取时，数据都需要以擦除单位重写在该快闪存储器上。因此明显增加了写入和擦除的内部操作的负担。上述的公开案包括类似的问题。

发明内容

按照本发明的一个方面，提供一种含有存储器和处理器的半导体器件，其中存储器存储程序，用于管理第一擦除字组大小的半导体存储器中的第一地址与除第一擦除字组大小之外的第二擦除字组大小的半导体存储器中的第二地址之间的通信，处理器运行存储在该存储器中的程序。

按照本发明的另一个方面，提供一种含有控制器和第二擦除字组大小的非易失性半导体存储器的存储卡，其中控制器管理第一擦除字组大小的半导体存储器中的第一地址与除第一擦除字组大小之外的第二擦除字组大小的半导体存储器中的第二地址之间的通信，控制器通过第二地址存取该非易失性存储器。

附图说明

并入和构成说明书一部分的附图、本发明的示例性实施例以及上述的一般说明和下述的实施例的详细说明，用于解释本发明的原理。

图1是按照本发明实施例的存储卡中嵌入器件的排列的示意性透视图；

图2是按照本发明实施例的含有主机和存储卡的构造的方框图；

图3给出了主机中采用的快闪存储器与实际中应用的快闪存储器之间的数据位置的差别；

图4给出了主机与存储卡(大字组卡)的通信层次的流程图；

图5A和5B给出了从主机传输命令的格式；

图6给出了主机采用的字组写入操作与实际中存储卡(大字组卡)执行的写入操作之间的对比；

图7A和7B给出了大字组卡中快闪存储器的字组格式(256K字节物理字组作为一个擦除单位)以及最后24字节管理数据区域的细节；

图8给出了控制器中RAM上创建的不同的表格；

图9给出了每个表格创建过程的流程图；

图10是写入存取过程的流程图；

图11详细给出了在图10所示流程的步骤B3中数据写入过程的流程图；

图12给出了图11所示流程的步骤C1的过程的示意图；

图13给出了图11所示流程的步骤C2的过程的示意图；

图14给出了图11所示流程的步骤C3的过程的示意图；

图15A和15B给出了图11所示流程的步骤C4的过程的示意图；

图16是读取存取过程的流程图；

图17是擦除存取过程的流程图；

图18是当主机向按照本发明实施例的存储卡中写入数据时，存储卡的I/O引脚和R/B引脚的信号的时序图；

图19是当存储卡中的控制器向非易失性存储器写入数据时，按照本发明实施例的存储卡中的非易失性存储器的I/O引脚和R/B引脚的信号时序图；和

图20给出了按照本发明实施例的存储卡的使用方法的示意图。

具体实施方式

将参照附图说明本发明的实施例。

图1是按照本发明实施例的存储卡中嵌入器件的排列的透视图。