[发明专利]一种FPGA 原型验证时钟装置

说明书

技术领域

本申请涉及FPGA原型验证领域，尤其涉及一种FPGA原型验证时钟装置。 

背景技术

在FPGA原型验证领域，设计FPGA原型验证板时，时钟策略的设计极为重要。 

现有技术中，在FPGA原型验证领域，各种验证板时钟策略各不相同，甚至有时钟管脚被浪费；在时钟策略上，时钟上采用单个晶振公有，或者单个可编程Pll(Phase Locked Loop，锁相环)公用的方法，实现多篇FPGA时钟同步；在数据传输上，采用多片FPGA走线互联的方法实现FPGA之间的通信。数据传输和时钟策略的不合理性导致系统效率低下，稳定性差；在时钟资源不够用的情况下，导致FPGA芯片有效验证逻辑时序收紧，不能满足客户高速验证的需求，在多片FPGA验证板上，多FPGA通信不能同步，有效，误码率高，导致验证环节系统资源的浪费。 

发明内容

本申请所要解决的技术问题是提供一种FPGA原型验证时钟装置，提供优良的数据传输和丰富的时钟策略。 

为了解决上述问题，本申请公开了一种FPGA原型验证时钟装置，包括主控芯片，第一FPGA芯片，第二FPGA芯片，以及 

同时连接第一FPGA芯片和第二FPGA芯片的外部时钟输入输出电路； 

一端连接主控芯片、另一端分别连接第一FPGA芯片和第二FPGA芯片的内部可编程时钟电路； 

直连第一FPGA芯片、或者第二FPGA芯片、或者同时连接第一FPGA芯片和第二FPGA芯片的外直插晶振电路； 

从第一FPGA芯片指向第二FPGA芯片的源同步时钟电路；和/或，从第二FPGA芯片指向第一FPGA芯片的源同步时钟电路； 

用于将第一FPGA芯片或第二FPGA芯片的反馈时钟引入主控芯片，以及将调整后时钟引入第一FPGA芯片和第二FPGA芯片的反馈时钟电路。 

进一步的，所述的外部时钟输入输出电路包括外部时钟输入接口和外部时钟输出接口；外部时钟输入接口连接第一FPGA芯片和第二FPGA芯片，用于将外部时钟资源输入到第一FPGA芯片和第二FPGA芯片；外部时钟输出接口连接第一FPGA芯片和第二FPGA芯片，用于将第一FPGA芯片和第二FPGA芯片的时钟资源输出。 

进一步的，所述的外部时钟输入接口包括LVDS输入接口，所述的外部时钟输出接口包括LVDS输出接口。 

进一步的，所述的内部可编程时钟电路包括可编程时钟，所述可编程时钟连接主控芯片、第一FPGA芯片和第二FPGA芯片，用于当主控芯片接收计算机传入参数后，由主控芯片控制可编程时钟得到需要的内部时钟资源发送到第一FPGA芯片和第二FPGA芯片。 

进一步的，所述的可编程时钟还连接所述的外部时钟输出接口，用于将通过可编程时钟得到的时钟资源输出。 

进一步的，所述的外直插晶振电路包括六个晶振插座，其中两个连接第一FPGA芯片，另外两个连接第二FPGA芯片，剩余两个连接第一FPGA芯片和第二FPGA芯片，用于按需求提供晶振时钟资源。 

进一步的，所述的反馈时钟电路具体为：第一FPGA芯片和第二FPAG芯片通过时钟电路连接主控芯片，主控芯片通过另一时钟电路连接第一FPGA芯片和第二FPGA芯片，用于通过主控芯片的时钟控制单元对以第一FPGA芯片或者第二FPGA芯片作为主FPGA芯片输出的时钟进行相位调整后供入第一FPGA芯片和第二FPGA芯片。 

进一步的，第一FPGA芯片和第二FPGA芯片的反馈时钟由外部PC机的配置信息控制打开和关闭。 

进一步的，所述的源同步时钟电路具体为第一FPGA芯片通过时钟线路 连接第二FPGA芯片，用于实现源同步的数据传输。 

进一步的，所述的主控芯片还包括内部时钟模块，用于在主控芯片内部产生时钟资源输送到第一FPGA芯片和第二FPGA芯片。 

进一步的，还包括堆叠插座，用于在堆叠的多个FPGA原型验证时钟装置之间传输时钟资源。 

与现有技术相比，本申请具有以下优点： 

本申请通过多个时钟电路将多种时钟策略进行了有效集合，实现了集中的时钟管理，为系统提供了多种时钟策略并优化了系统时钟策略，最大化了系统时钟资源利用率，使FPGA验证更加方便，高效，快捷。 

附图说明

图1是本申请优选的一种FPGA原型验证时钟装置的电路原理结构图； 

图2是本申请的一种FPGA原型验证时钟装置源同步时钟电路工作示意图；