[发明专利]在高速系统级芯片电路中实现数据同步的方法和装置

权利要求书

1.一种在高速系统级芯片电路中实现数据同步的方法，其特征在于，包括：

在数字模块中，将一路串行数据分离为N路并行数据，将所述数字模块的时钟进行N倍分频得到输出时钟，根据所述输出时钟将所述N路并行数据发送给模拟模块，其中，每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N≥3，M≥1；

在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据，将所述N路采样数据合并为一路串行数据，其中，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。

2.根据权利要求1所述的方法，其特征在于，所述根据所述输出时钟和所述模拟模块的时钟得到采样时钟包括：

根据所述模拟模块的时钟，检测所述输出时钟的输出沿，输出检测信号；

对所述模拟模块的时钟进行N倍分频处理，所述检测信号控制所述N倍分频处理，使得所述N倍分频处理输出所述采样时钟，并且所述采样时钟的采样沿位于每路并行数据的有效区中。

3.根据权利要求1或2所述的方法，其特征在于，N＝4，M＝2。

4.一种在高速系统级芯片电路中实现数据同步的装置，其特征在于，包括：

多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；

第一N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；

并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；

数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；

并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；

多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；

其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N≥3，M≥1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。

5.根据权利要求4所述的装置，其特征在于，所述数据同步模块包括：

输出沿检测单元，用于根据所述模拟模块的时钟，检测所述输出时钟的输出沿，输出检测信号；

第二N倍分频器，用于对所述模拟模块的时钟进行N倍分频处理，所述检测信号控制所述N倍分频处理，使得所述N倍分频处理输出所述采样时钟。

6.根据权利要求4或5所述的装置，其特征在于，N＝4，M＝2。

7.一种高速系统级芯片，包括数字模块和模拟模块，其特征在于，还包括在高速系统级芯片电路中实现数据同步的装置，所述装置包括：

多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；

第一N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；

并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；

数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；

并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；

多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；

其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N≥3，M≥1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。