[发明专利]制造非易失浮栅存储单元的方法和由此制造的存储单元

说明书

技术领域

本发明涉及一种制造非易失存储单元的自对准方法，该非易失存储单元具有浮栅和分离擦除栅，并且更加具体地其中该浮栅具有增强的边缘以促进擦除操作。

背景技术

具有用于在其上存储电荷的浮栅的非易失存储单元在本技术领域中是众所周知的。参考图1，其中示出现有技术的非易失存储单元10的截面视图。存储单元10包括具有第一导电型诸如P型的单晶基板12。具有第二导电型诸如N型的第一区域14在基板12的表面处或者靠近此处。也具有第二导电型的第二区域16与第一区域14隔开。沟道区域18在第一区域14和第二区域16之间。由多晶硅制成的字线20位于沟道区域18的第一部分之上。字线20被氧化硅（二氧化硅）层22从沟道区域18隔开。浮栅24紧邻并且与字线20隔开，浮栅24也由多晶硅制成，并且位于沟道区域18的另一部分之上。浮栅24被通常也是氧化硅（二氧化硅）的另一绝缘层30从沟道区域18分离。也由多晶硅制成的耦合栅26位于浮栅24之上并且被另一绝缘层32从那里绝缘。也由多晶硅制成的擦除栅28在浮栅24的另一侧上，并且被从那里隔开。擦除栅28位于第二区域16之上并且被从那里绝缘。擦除栅28也紧邻耦合栅26但是与耦合栅26隔开并且紧邻耦合栅26的另一侧。擦除栅28具有在浮栅24之上的微小悬突。在存储单元10的操作中，在浮栅24上存储的电荷（或者在浮栅24上不存在电荷）控制电流在第一区域14和第二区域16之间的流动。在浮栅24在其上具有电荷的情况下，浮栅24被编程。在浮栅24在其上不具有电荷的情况下，浮栅24被擦除。在USP 7，868，375中和在USP 6，747，310中充分地公开了存储单元10，所述公开在这里通过引用而被以其整体并入。

存储单元10如下地操作。在编程操作期间，当电荷被存储在浮栅24上时，具有脉冲形状的第一正电压被施加到字线20，从而使得沟道区域18的、在字线20下面的部分是传导性的。也具有脉冲形状的第二正电压被施加到耦合栅26。也具有脉冲形状的第三正电压被施加到擦除栅28。也具有脉冲形状的电压差被施加在第一区域14和第二区域16之间。第一正电压、第二正电压、第三正电压和电压差全部地被基本上同时地施加，并且基本上同时地终止。来自第一区域14的电子被吸引到在第二区域16处的正电压。当它们靠近浮栅24时，它们经历突然的、由被施加到耦合栅26和擦除栅28的电压引起的电场的增加，从而使得电荷被注入到浮栅24上。因此，通过热电子注入机制，编程发生。

在当从浮栅24移除电荷时的擦除操作期间，高正电压被施加到擦除栅28。地电压能够被施加到耦合栅26和/或字线20。通过隧穿通过在浮栅24和擦除栅28之间的绝缘层，在浮栅24上的电荷被吸引到擦除栅28。特别地，浮栅24可以形成有面向擦除栅28的锐利尖头，由此促进电子从浮栅24通过该尖头并且通过在浮栅24和擦除栅28之间的绝缘层而Fowler-Nordheim隧穿到擦除栅28上。如在USP7，868，375和USP6，747，310中公开地，可能有益的是，在浮栅24的侧壁和浮栅24的顶表面之间具有锐利边缘或者尖头，从而在擦除操作期间，电子可以更加易于从浮栅24隧穿到擦除栅28。

在读操作期间，第一正电压被施加到字线20以开启沟道区域18在字线20之下的部分。第二正电压被施加到耦合栅26。电压差被施加到第一区域14和第二区域16。如果浮栅24被编程，即浮栅24存储电子，则被施加到耦合栅26的第二正电压不能克服在浮栅24上存储的负电子并且沟道区域18在浮栅24之下的部分保持非传导性。因此，无任何电流或者最小数量的电流将在第一区域14和第二区域16之间流动。然而，如果浮栅24未被编程，即浮栅24保持中性或者可能甚至存储某些空穴，则被施加到耦合栅26的第二正电压能够使得沟道区域18在浮栅24之下的部分是传导性的。因此，电流将在第一区域14和第二区域16之间流动。

发明内容