[发明专利]半导体器件的移位电路

说明书

相关申请的交叉引用

本申请要求2010年8月30日提交的韩国专利申请No.10-2010-0083869的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例涉及半导体存储存储器件，更具体而言涉及半导体存储器件的移位电路。

背景技术

近来，半导体存储器领域中的主要问题已经从集成度转变为操作速度。因此，诸如同步动态随机存取存储器(DRAM)、双数据速率(DDR)同步DRAM(SDRAM)、RAMBUS DRAM等高速同步存储器构成了半导体存储器制造市场中的主流。

同步存储器指的是一种与外部系统时钟同步且响应于系统时钟而操作的存储器。例如，SDRAM与时钟的上升沿同步以允许响应于每个时钟来输入/输出一个数据。DDRSDRAM与时钟的上升沿以及下降沿同步以允许响应于每个时钟来输入/输出两个数据。

一般地，在包含DDR SDRAM的半导体存储器件中，为了平稳的数据传输，设置了各种操作时序。作为一个例子，写入潜伏时间(WL)表示在写入命令输入之后输入数据的定时。写入潜伏时间基于外部时钟信号的周期。在写入潜伏时间是4的情况下，数据在施加写入命令且然后经过外部时钟信号的4个时钟之后输入。

作为第二个例子，存在额外潜伏时间(AL)。在没有指示AL的情况下，在施加有效信号且然后经过tRCD之后施加读取/写入命令。tRCD表示随机地址选通(RAS)到列地址选择(CAS)延迟。在指示了AL的情况下，可以在tRCD流逝完以前施加读取/写入命令。如果AL是2，则可以在施加读取/写入命令的定时的2个时钟周期之前施加读取/写入命令。采用AL将会提高数据总线的使用率。

在存储器采用AL的情况下，读取潜伏时间(RL)为AL与列地址选选通(CAS)潜伏时间(CL)之和，所述读取潜伏时间(RL)是从读取命令的输入开始到有效数据的输出所需的时间。也就是说，CL是表示在输入命令之后数据的输出定时的所谓的延迟系统。

如上所述，为了在施加读取/写入命令的输入且然后输入了数个时钟之后输入/输出数据，要求将施加的读取/写入命令移位一定数量的时钟。也就是说，需要在施加读取/写入命令的时间点将读取/写入命令移位并响应于施加的读取/写入命令来输入/输出数据。模式寄存器设置(MRS)储存指示要将施加的读取/写入命令移位多少的信息。移位电路响应于储存在MRS中的所述信息来将施加的读取/写入命令移位。

移位电路响应于储存在MRS中的所述信息来将地址和命令移位并输出。下面将描述现有的移位电路的结构和操作。

图1示出了半导体器件的现有的移位电路的框图。

从图1可以看出，移位电路包括串联的多个移位器101、102和110。每个移位器接收其输入信号且响应于时钟CLK移位。移位器彼此串联连接。

下面将假设移位电路中的多个移位器101、102和110的数量是10。此外，将假设输入信号IN是写入命令且MRS所设置的写入潜伏时间是7。也就是说，将描述移位电路将写入命令移位7个时钟并输出的情况。一般地，命令是1个时钟或0.5个时钟的脉冲信号。这里，将假设写入命令是1个时钟的脉冲信号。所述多个移位器101、102和110可以分别由D型触发器来实现。D型触发器将其输入延迟一个周期并输出。复位信号RST指示的是将所述多个移位器101、102和110复位的信号。

当接收到写入命令时，第一移位器101响应于时钟CLK将作为输入信号IN的写入命令移位一个时钟并产生移位了的写入命令作为第一正输出QR1。第一移位器101响应于时钟CLK将第一正输出QR1移位一个时钟并产生移位了的第一正输出QR1作为第二正输出QR2。以同样的方式，第十移位器110响应于时钟CLK将第九正输出QR9移位一个时钟并产生移位了的第九正输出QR9作为第十正输出QR10。因此，第一至第十移位电路101、102和110分别将写入命令移位1个时钟到10个时钟并产生相应的移位了的写入命令。由于写入潜伏时间为7，因此数据响应于第七移位器107(未示出)的正输出QR7而输出。

替代地，可以使用第七移位器107的负输出QF7。负输出QF1、QF2和QF10的延迟值比1个时钟小且具有输入信号IN的反相相位。

优选的是，每个移位器仅仅在其输入信号输入、移位和输出的时间段内操作。然而，现有的移位电路为全部的移位器101、102和110提供时钟CLK。因此，这导致增加了移位电路中流过的电流量且增加了功耗。

发明内容