[发明专利]半导体装置和制造方法

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及一种半导体制造方法。

背景技术

静态随机存取存储器(static random access memory，SRAM)是一种半导体存储器，使用双稳态电路(bistable circuitry)以位元(bit)的类型存储数据，而毋需更新(refresh)。一个静态随机存取存储器单元(cell)可以被称为位元单元，因为其存储一位元的信息。包括多个位元单元的存储器阵列(memory array)排列成列(column)和行(row)。在一个存储器阵列的各位元单元通常包括了电性连接到电源供应电位(power supply voltage)和参考电位(reference voltage)。位元线(bit line)用以存取位元单元，且以字元线(word line)控制该位元线的电性连接。字元线可耦接至一存储器阵列的一行，而不同的字元线耦接至不同的行。

发明内容

为克服现有技术的缺陷，本发明提供一种半导体装置，包括：一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：一第一参考电位节点；以及一第一导体、一第二导体、一第三导体、一第四导体，彼此耦接，且分别位于一第一层、一第二层、一第三层、一第四层之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第一参考电位节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一的上述位元单元中之一，上述第一导体、上述第二导体、上述第三导体和上述第四导体之中，无任何一个电性连接到另一个互连结构的对应导体；其中，上述第二层在上述第一层之上，上述第三层在上述第二层之上，上述第四层在上述第三层之上。

另外，本发明提供一种半导体装置，包括：一第一互连结构和一第二互连结构，分别位于一阵列的一第一列和一第二列之中，上述阵列具有至少一行和至少二列，上述第一互连结构和上述第二互连结构位于一第一行中，而上述第一互连结构和上述第二互连结构分别包括：一第一电源供应节点；以及一第一导体、一第二导体，彼此耦接，且耦接到上述第一电源供应节点，分别位于一第一层、一第二层、之上，也位于一基板之上，上述基板具有多个装置以界定多个位元单元，上述第二层在上述第一层之上，上述第一电源供应节点各自提供分开的一参考电位，给对应于所属的上述第一互连结构或上述第二互连结构之一者的上述位元单元中之一，上述第一导体、上述第二导体，两者无任何一个电性连接到另一个互连结构的对应导体。

另外，本发明提供一种半导体制造方法，包括：分别电性连接一第一位元单元和一第二位元单元到一第一互连结构和一第二互连结构，上述第一互连结构和上述第二互连结构位于一阵列的一第一行，上述阵列具有至少一行和至少二列；各自提供一路径，用以分别导电到上述第一互连结构和上述第二互连结构的一参考电位节点，上述参考电位节点分别电性耦接到至少一导体，上述导体分别位于上述第一互连结构和上述第二互连结构的一第一层、一第二层、一第三层、一第四层；以及分别电性隔离上述第一互连结构和上述第二互连结构的上述参考电位节点；其中，上述路径用以分别电性连接上述第一互连结构和上述第二互连结构，用以分别提供分开的一参考电位，给对应于上述第一互连结构和上述第二互连结构的一位元单元。

本发明一实施例能够减少存储器单元的漏电。

附图说明

图1A是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第一层和第二层；

图1B是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第二层和第三层；

图1C是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第三层和第四层；

图1D是显示根据本发明一实施例所述的布局的示意图，说明互连结构的第一层到第四层；

图1E是显示根据本发明一实施例所述的布局的示意图，说明互连结构单元阵列；

图1F是显示根据本发明一实施例所述的互连结构的剖面图，具有图1D的区段线；

图2是显示根据本发明一实施例所述的存储器电路的方框图；

图3是显示根据本发明一实施例所述的流程图；

图4是显示根据本发明一实施例所述的存储器电路的示意图。

【主要附图标记说明】

100～互连结构；102～基板；