[发明专利]半导体存储器件及其操作方法

权利要求书

1.一种存储器件，包括：

模块开关，所述模块开关用于响应于模块选择信号来从全局线向与存储器单元阵列相连接的局部线传送第一电压；以及

负电压传送电路，所述负电压传送电路被配置为将所述模块选择信号使能为负电压，

其中，当所述第一电压处于负电平时，所述模块开关操作以将所述全局线与所述局部线相连接以传送信号，以及

当所述模块选择信号被禁止时，所述模块开关操作以使所述全局线与所述局部线断开。

2.如权利要求1所述的存储器件，其中，所述模块开关包括具有0V或更低的阈值电压的传输晶体管。

3.如权利要求1所述的存储器件，其中，所述模块开关包括能够传送具有负电平或正电平的所述第一电压的三重阱NMOS晶体管。

4.如权利要求3所述的存储器件，其中，所述三重阱NMOS晶体管包括：

形成在P型衬底上的栅极；

形成在所述栅极的两端的P型衬底中的源和漏极结；以及

形成在所述源和漏极结之间的P型衬底中的沟道区。

5.如权利要求4所述的存储器件，其中，所述沟道区由未注入杂质的区域或注入了N型杂质的注入区域形成，以便将三重阱NMOS晶体管的阈值电压设置为0V或更低。

6.如权利要求5所述的存储器件，其中，所述P型衬底包括N阱和形成在所述N阱上的P阱。

7.如权利要求6所述的存储器件，其中，所述N阱是通过以1.0E13原子/cm²至5.0E13原子/cm²范围的量注入磷来形成的。

8.如权利要求7所述的存储器件，其中，所述P阱是通过注入硼来形成的。

9.如权利要求4所述的存储器件，其中，所述栅极具有1.0μm至3μm的长度。

10.如权利要求4所述的存储器件，其中，所述沟道区具有2.0μm至5μm的宽度。

11.如权利要求4所述的存储器件，还包括与各个源和漏极结相耦接的源/漏极接触。

12.如权利要求11所述的存储器件，其中，所述源/漏极接触与所述栅极之间的距离为1μm至2μm。

13.如权利要求11所述的存储器件，其中，与所述源/漏极接触相邻的隔离层与所述源和漏极结之间的距离为0.3μm至1.0μm。

14.如权利要求1所述的存储器件，其中，所述负电压传送电路包括用于传送具有负电压电平的模块选择信号的三重阱NMOS晶体管。

15.如权利要求14所述的存储器件，其中，所述三重阱NMOS晶体管包括：

形成在P型衬底上的栅极；

形成在所述栅极的两端的P型衬底中的源和漏极结；以及

形成在所述源和漏极结之间的P型衬底中的沟道区。

16.如权利要求15所述的存储器件，其中，所述沟道区由剂量为1.0E12至1.0E13原子/cm²的P型杂质注入区域形成，以使得所述三重阱NMOS晶体管的阈值电压比所述模块开关的阈值电压高。

17.如权利要求15所述的存储器件，其中，所述P型衬底包括N阱和形成在N型阱上的P阱。

18.如权利要求1所述的存储器件，其中，形成所述负电压传送电路的晶体管的阈值电压比形成所述模块开关的晶体管的阈值电压高。

19.如权利要求1所述的存储器件，还包括预充电电路，

其中，所述预充电电路包括：

耗尽型NMOS晶体管，所述耗尽型NMOS晶体管被配置为栅极与被提供了所述模块选择信号的模块字线相耦接以提高所述模块选择信号的电压电平，而漏极与预充电电压输入端子相耦接；以及

PMOS晶体管，所述PMOS晶体管被配置为源极与所述耗尽型NMOS晶体管的源极相耦接，而漏极与所述模块字线相耦接。

20.如权利要求1所述的存储器件，还包括三重NMOS晶体管，所述三重NMOS晶体管被耦接在接地端子与被提供了所述模块选择信号的模块字线之间，以将所述模块选择信号禁止。