[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

作为半导体存储器件的一种，已知有例如NAND型闪速存储器。NAND型闪速存储器在便携信息终端和/或存储卡等各种领域中使用。

另一方面，作为实现系统LSI的高集成化和/或大容量化的方法，可使用例如多芯片封装体(MCP：Multi Chip Package)。通过由MCP构成NAND型闪速存储器等半导体存储器件，可实现高集成化和/或大容量化。

发明内容

本发明的实施方式提供在降低制造成本的同时可使层叠芯片所包括的不良半导体芯片不激活的半导体器件及其制造方法。

本发明的实施方式的半导体器件，具备将多个半导体芯片层叠而构成的层叠芯片和在上述多个半导体芯片分别设置且使不良的半导体芯片不激活的多个不激活电路，上述多个半导体芯片分别具有多个半导体基板和在上述多个半导体基板内形成的多个贯通电极，上述多个贯通电极电连接。

根据本发明的实施方式，可提供在降低制造成本的同时可使层叠芯片所包括的不良半导体芯片不激活的半导体器件及其制造方法。

附图说明

图1是表示多芯片封装体的结构的剖视图。

图2是表示多芯片封装体的构成的俯视图。

图3是表示半导体芯片的构成的剖视图。

图4是表示NAND型闪速存储器的构成的方框图。

图5是表示不激活电路的一个实例的电路图。

图6是表示多芯片封装体的制造方法的流程图。

图7是表示多芯片封装体的制造工序的立体图。

图8是表示多芯片封装体的制造工序的剖视图。

图9是表示多芯片封装体的制造工序的剖视图。

图10是表示多芯片封装体的制造工序的剖视图。

图11是表示多芯片封装体的制造工序的剖视图。

图12是表示多芯片封装体的制造工序的立体图。

图13是表示多芯片封装体的制造工序的立体图。

具体实施方式

(第一实施方式)

(1)多芯片封装体(MCP)10的结构

图1是表示本实施方式涉及的多芯片封装体10的结构的剖视图。图2是表示多芯片封装体10的构成的俯视图。

多芯片封装体10具备将多个半导体芯片21在纵向上层叠的层叠芯片(多芯片)20。再有，在图1中，作为一个实例而图示将四个半导体芯片21-1～21-4层叠的层叠芯片20，但是，对于半导体芯片21的数量没有特别限制。

已层叠的半导体芯片21-1～21-4通过后述的贯通电极(贯通过孔插塞)31和凸部30而电连接。层叠芯片20经多个焊盘36而与多个键合线12的一端电连接。多个键合线12的另一端与多个输入输出销11电连接。层叠芯片20、输入输出销11的一部分以及键合线12通过例如包含模制树脂的密封材料13来密封。

图3是表示半导体芯片21的构成的剖视图。半导体芯片21具备包括例如硅(Si)基板的半导体基板33、在半导体基板33上形成的半导体元件以及布线层等。在半导体元件中，包括MOS(金属氧化物半导体)晶体管、二极管、逻辑电路、存储元件等。在图3中，示出MOS晶体管Tr来作为半导体元件的一个实例。

在半导体基板33内，设有将相邻的半导体元件电分离的元件分离绝缘层38。MOS晶体管Tr设置在半导体基板33的表面区域中的没有设置元件分离绝缘层38的元件区域(有源区域)。MOS晶体管Tr具备在半导体基板33内互相离开地形成的源区域S和漏区域D以及在源区域S和漏区域D间的半导体基板33上隔着栅绝缘膜而形成的栅电极G。

在半导体基板33内，设有将其贯通的贯通电极(贯通过孔插塞)31。在贯通电极(thorough electrode)31和半导体基板33之间，设有绝缘膜32。在贯通电极31之上，设有第一级布线层34。在第一级布线层34的上方，设有第二级布线层35。第一级布线层34和第二级布线层35通过过孔插塞而电连接。在第二级布线层35的上方，设有构成为第三级布线层的焊盘36。第二级布线层35和焊盘36通过过孔插塞而电连接。再有，对于布线层的层叠数没有特别限定，可以是三层以上，也可以是少于三层。