[发明专利]分栅式闪存及其制造方法有效
申请号: | 201110257403.0 | 申请日: | 2011-09-01 |
公开(公告)号: | CN102299157A | 公开(公告)日: | 2011-12-28 |
发明(设计)人: | 顾靖;于世瑞;张博;张雄 | 申请(专利权)人: | 上海宏力半导体制造有限公司 |
主分类号: | H01L27/115 | 分类号: | H01L27/115;H01L29/423;G11C16/04;H01L21/8247 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 郑玮 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 分栅式 闪存 及其 制造 方法 | ||
1.一种分栅式闪存,其特征在于包括:
半导体衬底,其上具有间隔设置的源极区域和漏极区域;
字线,设置于所述源极区域和漏极区域之间;
第一存储位单元,位于所述字线与所述源极区域之间;
第二存储位单元,位于所述字线与所述漏极区域之间,
其中所述两个存储位单元分别具有第一控制栅、第一浮栅和第二控制栅、第二浮栅,所述两个控制栅具有间隔地分别设置于所述两个浮栅上;
其中,所述两个控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区;
并且其中,所述两个存储位单元与所述字线之间由隧穿氧化层隔开。
2.根据权利要求1所述的分栅式闪存,其特征在于还包括第一存储位单元的第一氮化硅层和第二存储位单元的第二氮化硅层,所述第一氮化硅层和所述第二氮化硅层分别部分地覆盖所述第一隔离区、所述第一浮栅和所述第二隔离区、所述第二浮栅,从而所述第一氮化硅层和所述第二氮化硅层分别在第一存储位单元和第二存储位单元并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
3.根据权利要求1或2所述的分栅式闪存,其特征在于,所述第一氮化硅层和所述第二氮化硅层分别在第一存储位单元和第二存储位单元并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
4.根据权利要求1或2所述的分栅式闪存,其特征在于,所述两个控制栅为多晶硅控制栅,所述两个浮栅为多晶硅浮栅,所述字线为多晶硅选择栅。
5.根据权利要求1或2所述的分栅式闪存,其特征在于,所述隧穿氧化层为氧化硅层与氮化硅层的复合结构。
6.一种分栅式闪存制造方法,其特征在于包括:
在半导体衬底上布置间隔设置的源极区域和漏极区域;
在半导体衬底上布置第一多晶硅层;
在第一多晶硅层上布置第二多晶硅层;
刻蚀所述第二多晶硅层以形成第一控制栅和第二控制栅;
在所述第一控制栅和所述第二控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区。
7.根据权利要求6所述的分栅式闪存制造方法,其特征在于还包括:
在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层和第二氮化硅层;
利用所述第一氮化硅层和所述第二氮化硅层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅;
刻蚀所述第一氮化硅层和所述第二氮化硅层,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
8.根据权利要求6或7所述的分栅式闪存制造方法,其特征在于还包括:
在所述源极区域和漏极区域之间沉积字线。
9.根据权利要求6或7所述的分栅式闪存制造方法,其特征在于还包括:
在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
10.根据权利要求6或7所述的分栅式闪存制造方法,其特征在于,刻蚀所述第一氮化硅层和所述第二氮化硅层的步骤包括对第一氮化硅层和所述第二氮化硅层进行湿法刻蚀,从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的