[发明专利]图案、掩模图案形成方法和半导体器件制造方法

说明书

技术领域

本发明涉及半导体工艺技术领域，尤其涉及一种图案形成方法、掩模图案形成方法和半导体器件制造方法。

背景技术

随着技术工艺按比例缩小，用当前的平版印刷技术(Lithography)很难获得更精细的节距(Pitch)图案，双图案技术是一种具有可行性的潜在解决方案。目前双图案技术关注于LELE(LITHO-ETCH-LITHO-ETCH，光刻-蚀刻-光刻-蚀刻)、LFLE(LITHO-FREEZE-LITHO-ETCH，光刻-冻结-光刻-蚀刻)、和侧壁间隔物(SIDEWALL SPACER)。

然而，使用常规光学平版印刷，甚至昂贵和复杂的双图案形成方法，也很难越过22nm关键点。

作为制作更小尺寸图案问题的可能解决方案，DSA(Directed self-assembly，定向自组装)技术已经引起人们的关注。DSA技术是将嵌段共聚合物(Block Copolymer，BCP)或是聚合物混合物沉积在衬底上，通常采用旋转涂布，并经由退火过程以‘指挥’其形成有序的结构。DSA能够形成小节距图案。在正确条件下，此类共聚物相的嵌段分离为微域(也称为“域”(domain))，且在此过程中，形成不同的化学组合物的纳米级特征。嵌段共聚物形成此类特征的能力使它们可用在纳米图案形成中，且达到形成具有更小特征尺寸(CD)的特征，这应该能够构建使用常规平版印刷难以印刷的特征。

DSA作为可能的备选方案，其通过在平版印刷限定的已形成图案的衬底上产生自组装纳米级域来扩大目前平版印刷的分辨率极限。这种方法将自组装方面与平版印刷限定的基板结合，以控制特定自组装BCP域的空间排列。

一种DSA工艺是制图外延法(Graphoepitaxy)，其中自组装由平版印刷已预先形成图案的衬底的形貌特征(Topographical feature)所引导。制图外延法提供子平版印刷的、自组装的特征，其具有比预图案本身特征尺寸更小的特征尺寸。

图1A至图1E示意性地示出现有技术的制图外延法中嵌段共聚物自组装的图案形成流程。

如图1A所示，通过掩模版114对正性光刻胶113进行曝光，其中，在衬底111上依次形成ARC(Anti-reflection Coating，抗反射层)/PS(polystyrene，聚苯乙烯)刷层(Brush layer)112和光刻胶113层。

如图1B所示，对光刻胶113进行曝光后，曝光的光刻胶113区域在显影液中被去除，暴露位于光刻胶层下方的刷层112。

如图1C所示，在暴露的刷层112上方涂布包括嵌段共聚物的聚合物薄膜115。

如图1D所示，聚合物薄膜115中的嵌段共聚物进行定向自组装，形成不同的组分组成的域116和117。

如图1E所示，选择性地去除例如域117，形成由域116构成的图案。

另外一种DSA技术是表面化学图案法(Surface chemicalpattern)。图2A至图2G示意性地示出现有技术的表面化学图案法中嵌段共聚物自组装的图案形成流程。

如图2A所示，通过掩模版214对正性光刻胶213进行曝光，其中，在衬底211上依次形成ARC/PS刷层212和光刻胶213层。

如图2B所示，对光刻胶213进行曝光后，形成图案化光刻胶213层，暴露位于光刻胶层下方的刷层212。

如图2C所示，对暴露的刷层212进行氧化获得氧化的刷层215。

如图2D所示，去除光刻胶层213，暴露出图案化的刷层212。

如图2E所示，在图案化的刷层212上涂布包括嵌段共聚物的聚合物薄膜216。

如图2F所示，图案化的刷层212作为模板控制聚合物薄膜216中的嵌段共聚物进行定向自组装，形成不同的组分组成的域217和218。

如图2G所示，选择性地去除例如域217，形成由域218构成的图案。

但是，现有技术中的DSA技术通常都需要曝光，需要制造掩模版等工艺，工艺复杂，成本高。

发明内容

鉴于以上问题提出本发明。

本发明的一个目的是提供一种图案形成方法，能够形成更精细的节距，工艺简单。

根据本发明的一个方面，提供一种图案形成方法，包括：提供衬底；在衬底上形成包括嵌段共聚物的聚合物薄膜，其中构成嵌段共聚物的组分彼此之间不混溶；通过压模压印聚合物薄膜形成第一图案；对第一图案内的共聚物进行定向自组装，形成分别由共聚物的不同组分组成的域；选择性地去除共聚物的组分组成的域以形成第二图案。