[发明专利]小尺寸鳍形结构的制造方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，更具体地讲，涉及一种小尺寸鳍形结构的制造方法。

背景技术

随着半导体特征尺寸持续向着22/15nm的等级不断缩小，栅极宽度减小带来的负面效应越来越明显，传统的平面型晶体管已不能满足要求。首先，为了消除短沟道效应，需要向沟道中重掺杂P、B，使得器件阈值电压上升，还降低了沟道中载流子迁移率，造成器件响应速度下降，且离子注入工艺控制较难，容易造成阈值电压波动过大等不良结果。其次，传统的SiGe PMOS硅应变技术也面临瓶颈，在22nm制程节点中，源漏两极掺杂的Ge元素含量已经占到40％左右，难以再为沟道提供更高程度的应变。第三，栅氧化物厚度发展也凸显瓶颈，厚度的减薄速度已经难以跟上栅极宽度缩小的步伐。

2011年5月英特尔宣布22纳米技术节点将采用3维鳍型栅(FinFET)的器件结构取代之前平面的2维平面栅器件结构，以满足随器件尺寸缩小而带来的漏电，高功耗等问题。由于2维平面栅在22纳米技术节点以前一直可以维持摩尔定律的推进，因此3维鳍型栅器件是否有必要引入，以及在哪一个技术节点引入都是人们一直关注的问题。在10多年前，3维鳍型栅器件的原型及制作工艺的研究就已展开。3维鳍型栅器件结构见英特尔发表的示意图1，体硅衬底1上形成有的氧化物层2，选择性外延生长、刻蚀衬底再填充氧化物或者采用硅纳米线技术形成多个突出于衬底1而垂直分布的相互平行的鳍(fin)形或翅形结构3，超薄的栅氧化物层4形成在鳍形结构3上并包围了沟道区，栅极5形成在氧化物层2而覆盖栅氧化物层4且包围沟道区、横跨多个鳍形结构3，对栅极5两侧的鳍形结构3掺杂使其形成源漏区3A/3B，而被栅极5、栅氧化层4覆盖的鳍形结构3的部分区域成为沟道区3C，其中源漏区3A/3B以及沟道区3C需要足够薄以增强栅的控制能力。

该器件结构的关键技术之一是在相应体硅晶圆衬底上形成鳍型的单晶栅条，此栅条将作为器件的源漏区。然而现有的集成电路工艺中，难以在体衬底上通过已知的沉积、刻蚀等常规工艺来制造小尺寸的鳍形结构，而硅纳米管等新技术工艺复杂、成本高昂，难以用于大规模生产，且工艺均匀性有待提高。

为此，急需一种能高效低成本地制作小尺寸鳍形结构的方法。

发明内容

因此，本发明的目的在于提出一种小尺寸鳍形结构的制造方法，以便高效低成本地制作小尺寸鳍形结构，提高器件性能的同时还能有效降低成本。

本发明提供了一种小尺寸鳍形结构的制造方法，包括以下步骤：在衬底上依次形成第一掩模层和第二掩模层；刻蚀第一掩模层和第二掩模层形成硬掩模图形，其中第二掩模层图形比第一掩模层图形宽；去除第二掩模层图形；以第一掩模层图形为掩模，干法刻蚀衬底，形成鳍形结构。

其中，先干法刻蚀形成硬掩模图形且使得第二掩模层图形与第一掩模层图形等宽，然后湿法腐蚀第一掩模层图形使得第二掩模层图形比第一掩模层图形宽。

其中，第一掩模层和/或第二掩模层包括氧化硅、氮化硅、氮氧化硅。

湿法腐蚀的腐蚀液包括DHF、BOE、热磷酸、H₂O₂。

衬底包括单晶硅、SOI、单晶锗、GeOI、SiGe、SiC、InSb、GaAs、GaN。

其中，衬底晶向依照载流子迁移率控制而不同。

其中，第一掩模层图形和/或鳍形结构的宽度小于等于100

依照本发明的小尺寸鳍形结构制造方法，先制备较大尺寸的硬掩模，而后通过湿法腐蚀制备出宽度可控的、小尺寸硬掩模，最终利用在体硅晶圆的刻蚀上，从而得到所需的小尺寸鳍形结构，提高了器件的电学性能以及集成度，并简化了工艺降低了成本。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了现有技术的鳍形栅器件的示意图；

图2至图7依次显示了依照本发明的方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了一种小尺寸鳍形结构的制造方法。需要指出的是，类似的附图标记表示类似的结构。