[发明专利]视频处理芯片数据流控制及帧缓存装置

说明书

技术领域

本发明涉及一种数据流控制及帧缓存装置，具体来说，涉及一种视频处理芯片中，实现对多路数据流输入/输出的实时控制和对帧缓存器读写控制，以及实现视频帧率转换功能的视频处理芯片数据流控制及帧缓存装置。

背景技术

在DTV、HDTV实时视频后处理芯片中，需要实时处理大量的视频信号数据和屏幕显示(OSD)数据。例如，对标清视频信号720*57650Hz而言，需要处理大于300Mb/s的数据吞吐率，而一帧图像的数据量大于800K字节。另外，数据往往并非单路的，而是多路信号输入/输出并存的。例如，典型的应用场合中，有OSD信号和Y、U、V三路视频信号。

为了解决上述的视频处理芯片中多路信号并存，且数据流量大两个问题，实际上采用了片内RAM和片外存储器协作处理的方式。片内的高速RAM作为多路视频信号的缓冲器，用于多路视频数据的缓冲，防止数据丢失；而片外的存储器作为帧缓存器(或称为“显存”)，用于缓存视频处理单元即要处理或已处理的帧数据。

出于成本与芯片功耗的考虑，帧缓存器常采用片外的SDRAM(也可采用速度更快的DDR SDRAM、DD2 SDRAM等)，而不采用片内的RAM来实现。片内的RAM具有读写速度快、成本高昂等特点。帧缓存器需要处理的帧数据量大，若采用片内的RAM，必然占用大量的芯片面积，增加芯片成本。另外，片内存储器也是芯片功耗的主要来源。因此，采用片外的SDRAM可以有效降低芯片的功耗。

采用片外的SDRAM作为帧缓存器也存在另外一个问题：SDRAM的输入输出端口只有一个，而芯片处理的数据流却有不止一组。目前要处理的信号有四组数据流，即OSD信号、亮度信号Y，以及色度信号U和V。每组数据流既有输入也有输出，即有8路数据流需要处理。各路数据流访问SDRAM的时间必须严格控制，否则会发生冲突、溢出、数据丢失等不可容忍的错误。

另外，视频输入和输出格式往往不同，使得视频的帧率不一定相同。为了满足系统输入和输出接口的传输要求，必须解决帧率不同情况下的视频数据传输问题。

发明内容

针对以上的不足，本发明提供了一种视频处理芯片中，实现对多路数据流输入/输出的实时控制和对帧缓存器读写控制，以及实现视频帧率转换功能的视频处理芯片数据流控制及帧缓存装置，它包括：实现接收并缓存外部数据流的输入缓冲池；实现处理后的数据流输出的输出缓冲池；实现对数据流的输入、输出进行实时控制和对帧缓存器进行读写控制，以及实现对数据流的视频帧率进行转换的控制模块。所述输入缓冲池片内连接OSD控制模块和视频输入处理模块，所述输出缓冲池片内连接视频输出处理模块，所述控制模块片外连接帧缓存器。

所述输入缓冲池含有多个FIFO结构异步缓冲器，它包括与OSD控制模块连接的OSD输入缓冲器，以及分别与视频输入处理模块连接的Y信号输入缓冲器、U信号输入缓冲器和V信号输入缓冲器。

所述输出缓冲池含有多个FIFO结构异步缓冲器，它包括与视频输出处理模块连接的OSD输出缓冲器、Y信号输出缓冲器、U信号输出缓冲器和V信号输出缓冲器。

所述控制模块包括实现对各路数据流的输入和输出进行有效实时控制的仲裁模块；实现对仲裁模块的读写请求的响应和计算并提供读写地址给显存控制器，以及通过管理帧缓存器中的三帧视频数据，实现视频帧率转换的地址管理模块；实现对与之片外连接的帧缓存器进行读写控制的显存控制器。

所述仲裁模块由一个有限状态转换机组成，它采用直接跳转策略和优先级动态调整策略实现对各路数据流的输入输出的有效控制。

所述显存控制器采用突发传输方式。

所述帧缓存器采用常见的SDRAM或DDRSDRAM存储器。

本发明的有益效果：

(1)仲裁模块采用了直接跳转策略和优先级动态调整策略实现对各路数据流的输入输出的有效实时控制，可以充分利用显存的数据吞吐能力，动态调整各数据通路对显存的访问优先级，有效避免了数据缓冲溢出的情况，因此在帧缓存器同等数据吞吐能力的情况下，降低了数据缓冲的深度，减小了芯片实现时数据缓冲所占用的面积。

(2)地址管理模块提供了简单的视频帧率转换功能，可以实现高帧率转为低帧率或低帧率转为高帧率的视频播放。

(3)显存控制器采用优化的突发传输方式，不但省去了多余的刷新操作和随机读写功能等，同时简化了控制器结构，提高了数据吞吐率。