[发明专利]半导体器件

权利要求书

1.一种半导体器件，具有：

配置在多条字线和位线的交点上的多个存储单元，

被供给有第1动作电压的第1节点，

被供给有低于上述第1动作电压的第2动作电压的第2节点，

连接在上述位线上的读写控制电路，

对上述字线进行选择的译码器，

连接在上述译码器与上述第1节点之间的第1开关，

连接在上述读写控制电路与上述第2节点之间的第2开关，

上述第1开关被设置成将上述译码器而不是上述读写控制电路连接于上述第1节点，上述第2开关被设置成将上述读写控制电路而不是上述译码器连接于上述第2节点，从而使上述译码器的漏电流由上述第1开关的动作所控制，而上述读写控制电路的漏电流由上述第2开关的动作所控制。

2.根据权利要求1所述的半导体器件，

上述第1开关具有把源漏通路连接在上述译码器与上述第1节点之间的P沟型第1MIS晶体管，

上述第2开关具有把源漏通路连接在上述读写控制电路与上述第2节点之间的N沟型第2MIS晶体管。

3.根据权利要求2所述的半导体器件，还具有：

具备多个MIS晶体管的逻辑电路，和

第3MIS晶体管，其源漏通路位于上述第3MIS晶体管的动作电压点与电源线之间，上述第3MIS晶体管的栅极绝缘膜厚度比上述第1MIS晶体管的栅极绝缘膜厚度大。

4.根据权利要求1所述的半导体器件，上述多个存储单元被分割成块，在每一个上述块中都具有对存储单元的动作电压进行控制的开关。

5.根据权利要求4所述的半导体器件，

还具有输入输出电路，

上述输入输出电路内的MIS晶体管的栅极绝缘膜厚度比构成控制各个块的上述动作电压的各开关的MIS晶体管的栅极绝缘膜厚度厚。

6.一种半导体器件，具有：

配置在多条字线和位线的交点上的多个存储单元，

供给第1电压的第1电源线，

供给低于上述第1电压的第2电压的第2电源线，

连接在上述位线上的读写控制电路，

对上述字线进行选择的译码器，

连接在上述译码器与上述第1电源线之间的第1开关，

连接在上述读写控制电路和上述第2电源线之间的第2开关，

上述译码器直接连接于上述第2电源线。

7.根据权利要求6所述的半导体器件，上述读写控制电路直接连接于上述第1电源线。

8.根据权利要求7所述的半导体器件，上述位线被用于预充电动作的上述第1电压进行预充电。

9.一种半导体器件，具有：

逻辑电路，

存储单元阵列，包括排列的SRAM单元，

外围电路，用于对上述存储单元阵列进行存取，

第一电源线，其电压为第一电平，

第二电源线，其电压为第二电平，

第一MOS晶体管，以及

第二MOS晶体管，

其中，

上述第一电平高于上述第二电平，

上述第一MOS晶体管的栅极绝缘膜厚度比上述第二MOS晶体管的栅极绝缘膜厚度厚，

上述第一电源线和上述第二电源线对上述逻辑电路、上述存储单元阵列和上述外围电路供给动作电压的差，

上述第一电源线和上述第二电源线之一通过上述第一MOS晶体管的源漏通路连接到上述逻辑电路，

上述第一电源线和上述第二电源线之一通过上述第二MOS晶体管的源漏通路连接到上述外围电路，

在上述逻辑电路不进行动作时，上述第一MOS晶体管和上述第二MOS晶体管在备用状态下为非导通。

10.根据权利要求9所述的半导体器件，其中，

上述外围电路是用于控制上述存储单元阵列的字线的电路，

上述第一电源线通过上述第二MOS晶体管的源漏通路连接到上述外围电路。

11.根据权利要求10所述的半导体器件，其中，

上述外围电路包括字线驱动器、行译码器和存储器控制器。

12.根据权利要求9所述的半导体器件，其中，

上述外围电路是用于控制上述存储单元阵列的位线的电路，

上述第二电源线通过上述第二MOS晶体管的源漏通路连接到上述外围电路。