[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2010年12月30日提交的韩国专利申请No.10-2010-0138806的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例总体涉及一种存储器件及其制造方法，更具体而言涉及一种存储器单元层叠在衬底上的非易失性存储器件及其制造方法。

背景技术

诸如快闪存储器的非易失性存储器件即使在断电时也能保持所储存的数据。

非易失性存储器件包括具有存储器单元的单元区，以及具有对存储器单元执行访问操作所需的具有单位元件的各种电路。

单元区中的存储器单元具有隧道绝缘层、浮栅、电荷阻挡层与控制栅的层叠结构。

外围电路区中的各种电路包括各种单位元件，诸如晶体管、电容、电阻等。例如，在外围电路区中可以设置图1所示的包括至少一个电阻的分压电路。

图1示出现有的分压电路。

参见图1，电压施加电路110将预定的电压、例如高电压VPP输出到第一输出节点D1。由串联连接在第二输出节点D2处的第一电阻R1和第二电阻R2形成的分压电路120对提供给第一输出节点D1的高电压VPP进行分压。第一电阻R1耦接在第一输出节点D1和第二输出节点D2之间，第二电阻R2耦接在第二输出节点D2与地之间。第一电阻R1和第二电阻R2基于R1与R2的电阻值比而对施加给第一输出节点D1的高电压VPP进行分压，并将分压后的电压VPPI输出到第二输出节点D2。

因此，为了在外围电路区中形成分压电路，需要在衬底位于外围区内的一部分之上形成电阻体。用于分压的电阻体在下文被称为“分压电阻体”。

通常，多晶硅层被用作分压电阻体。当在单元区中的形成用于浮栅的多晶硅层、或当在单元区中形成用于下层的控制栅的多晶硅层时，形成用作分压电阻体的多晶硅层。

然而，当分压电阻体与诸如浮栅或控制栅的下方的结构一起被形成得更加靠近衬底时，分压电阻体的电阻值会发生很大的改变。这是因为多晶硅层的掺杂浓度会由于执行多种不同的后续工艺、例如热处理或刻蚀工艺而改变。

在二维存储器件中，存储器单元以单层形成在硅衬底中。为了克服与进一步提高二维存储器件的集成度水平相关的技术限制，提出了具有垂直于硅衬底层叠多个存储器单元的三维结构的非易失性存储器件。

图2是说明非易失性存储器件中的典型的三维结构的横截面图。

参见图2，现有的三维非易失性存储器件包括下选择晶体管(LOWER ST)、多个存储器单元(MC)和上选择晶体管(UPPER ST)。

下选择晶体管LOWER ST和上选择晶体管UPPER ST分别与现有的二维非易失性存储器件的漏极选择晶体管(或源极选择晶体管)和源极选择晶体管(或漏极选择晶体管)相对应，并且它们是用于在非易失性存储器件的编程/读取操作期间选择目标页PAGE的选择晶体管。下选择晶体管LOWER ST和上选择晶体管UPPER ST中的每个包括相对于衬底10竖直地突出的沟道层14、设置在沟道层14的侧壁上的栅电极形成导电层12、以及设置在沟道层14与栅电极形成导电层12之间的栅绝缘层13。

多个存储器单元MC竖直地层叠在下选择晶体管LOWER ST与上选择晶体管UPPER ST之间。存储器单元MC包括相对于衬底10竖直地突出的沟道层14、设置在沟道层14的侧壁上并且包括交替地层叠有栅电极形成导线层12和层间电介质层11的结构、以及设置在所述层叠结构与沟道层14之间的电荷阻挡层15、电荷捕获层16和隧道绝缘层17。

三维非易失性存储器件还需要在外围电路区中形成诸如分压电阻体的电阻体。

发明内容

本发明的一个实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件通过竖直地层叠多个存储器单元来容许更高的集成度，减少形成在外围电路区中的分压电阻体的电阻值变化，减少分压电阻体所占的面积，并简化器件制造工艺。

根据本发明的一个实施例，一种制造非易失性存储器件的方法包括以下步骤：提供衬底，所述衬底包括要形成多个存储器单元的单元区，以及要形成多个外围电路器件的外围电路区；形成垂直于单元区的衬底而层叠的存储器单元；以及在存储器单元之上形成用于形成选择晶体管的栅电极的第一导电层，并同时地在外围电路区中形成所述第一导电层，其中，外围电路区中的所述第一导电层起到作为外围电路器件中的至少一个外围电路器件的电阻体的作用。