[发明专利]用于共享数据总线的层级式缓冲器系统的系统和方法

说明书

技术领域

本发明总体上涉及控制在层级式缓冲器系统中移动数据条目。

背景技术

当前，现代计算机系统通常包含若干集成电路(IC)，这些IC包括可以用来处理计算机系统中的信息的处理器。处理器所处理的数据可以包括处理器执行的计算机指令以及处理器使用计算机指令来操纵的数据。计算机指令和数据通常存储于计算机系统中的主存储器中。

处理器通常通过在一系列小步骤中执行指令来处理指令。在一些情况下，为了增加处理器处理的指令数目(并且因此增加处理器的速度)，可以将处理器流水线化。流水线化是指在处理器中提供独立的级(stage)，其中每个级运行执行指令所需的小步骤中的一个或者多个小步骤。在一些情况下，流水线(以及其他电路)可以放置于处理器的称为处理器核的部分中。一些处理器可以具有多个处理器核，并且在某些情况下，每个处理器核可以具有多个流水线。当处理器核具有多个流水线时，指令组(被称为发布组)可被并行地发布给多个流水线，并由每个流水线并行执行。

随着处理核数目增加，越发需要存储器子系统以递送所需带宽的数据。由于对处理器可以直接附接到存储器设备的通道数目存在实际的限制，所以一种寻常的架构解决方案涉及存在于通道上的一个或者多个存储器缓冲器芯片。缓冲器芯片的主要作用在于向附接到一个或者多个存储器端口的多层和多排转发读取操作流，并且缓冲用于向处理器核发回的返回读取数据。DRAM频率经常不同于存储器通道频率，并且这需要对返回数据的缓冲和速度匹配。

随着读取的缓冲器数目与缓冲器芯片自身的工作频率一起增加而出现了新问题。数据脉冲串数目与未完成读取请求数目的乘积结果是需要复用到存储器通道的数据源数目。例如，具有四个读缓冲器(每个缓冲器能够保持脉冲长度为8(即BL8)的DRAM读)的缓冲器芯片导致必须向存储器通道递送的32个数据脉冲串。在通道频率超过2GHz时，缓冲器数据流现在超过1.5GHz周期时间。

另外，高性能处理器能够生成连续读取流，这些流要求缓冲器芯片支持比物理读取缓冲器的实际数目更大的某一数目的未完成读取。例如，如果缓冲器芯片具有4个读取缓冲器，则存储器控制器运用的复杂调度方案将通常在第一次地区离开缓冲器芯片之前起动第5次读取。这利用存储器通道、缓冲器芯片和DRAM器件中的已知固定延时以将附加读取操作流水线化并且向缓冲器施压。

最简单的(即，强制)解决方案是超储备量地设计缓冲器芯片数据流并且将附加缓冲器实例化。通过使用简单的循环方案，缓冲器管理逻辑易于实施、但是有附加不动产的物理设计成本。如果数据源分散于芯片，则这引起巨大问题。这将需要添加流水线级以仅传送去往缓冲器池或者来自缓冲器池的数据。这种方法也将由于向数据流引入甚至更多的源进行复用而加剧不得不从所有数据源中进行选择的问题。

更常见的方式是仅运用所需数目的缓冲器(在该例子中为4)、但是使用支持流水线的更复杂缓冲器控制器。在从第一缓冲器读出数据时，来自第5次读取的返回DRAM数据同时开始加载到第一缓冲器。继而，来自第6次读取的返回数据可以流水线化到第二缓冲器等中。这种解决方案允许存储器控制器发送连续读取流，并且根据DRAM频率与通道频率之比，通常可以实现两倍于实际读取缓冲器数目的持续带宽。然而，输出门控32个源的问题仍然存在。在数据流运行于1-2GHz时，其经常要求在缓冲器池与存储器通道之间的附加流水线级。遗憾的是，此方法影响数据递送开始的延时。

发明内容

本发明的实施例提供一种用于控制层级式缓冲器系统中的数据条目的系统和方法。简言之，在架构中可以实施系统的一个实施例以及其他实施例如下。

该系统包括一种集成电路器件，该集成电路器件包括存储器核、共享数据总线和从存储器接收数据的多个第一层缓冲器。该系统还包括按预定时序将数据递送到共享数据总线上的第二层传送缓冲器。

本发明的实施例还可以被视为提供一种用于控制层级式缓冲器系统中的数据条目的方法。在此方面，此方法的一个实施例以及其他实施例可由以下步骤宽泛地概括。该方法包括：管理缓冲器以允许数据从多个第一层缓冲器流过第二层传送缓冲器，以及按预定时序将数据递送到共享数据总线上。

通过本发明的技术实现附加的特征和优点。这里详细描述本发明的其他实施例和方面并且被视为要求保护的本发明的部分。为了更好地理解具有优点和特征的本发明，参照说明书和附图。

附图说明