[发明专利]金属铜大马士革互联结构的制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，尤其涉及一种金属铜大马士革互联结构的制造方法，以杜绝干法蚀刻和/或灰化工艺等在传统工艺中导致的低介电常数的损伤。

背景技术

随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RC time delay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。

现有比较通用的一种双大马士革工艺，以晶片制造后段制程(Back-end ofline，BEOL)中金属硬掩膜(Metal Hard mask，MHM)工艺集成方法所显示的整合流程为例，可以参见图1A至图1I。

这种工艺提供基底层，基底层上形成金属介电层，图1A至图1I均缺省这一步，后续不再赘述。

首先，参见图1A，在金属介电层100中预先电镀铜102，然后在金属介电层100表面上由下至上依次形成蚀刻阻挡层(Etch Stop layer)104、超低介电层(Ultra-low dielectric constant，ULK)106、硬掩膜层(Hard mask，HM)108、金属硬掩膜层110、第一抗反射涂层(BARC)112、图形化的第一光刻胶(PR)114，以便后续工艺沟槽制作。

其次，参见图1B，以图形化的第一光刻胶114为掩膜蚀刻第一抗反射涂层112、金属硬掩膜层110，暴露出硬掩膜层108，然后通过灰化工艺去除第一光刻胶114和第一抗反射涂层112。

接着，参见图1C，在暴露出的硬掩膜层108上以及金属硬掩膜层110上沉积第二抗反射涂层116，在第二抗反射涂层116上沉积图形化的第二光刻胶118，以便后续工艺第一通孔制作。

继而，参见图1D，以第二光刻胶118为掩膜，干法蚀刻出第一通孔120。

于是，参见图1E，采用灰化工艺去除第二光刻胶118和第二抗反射涂层116后，会在ULK的侧壁上形成损伤122。

然后，参见图1F，以金属硬掩膜层110为掩膜，蚀刻硬掩膜层108，在部分ULK中蚀刻出导线用的沟槽124和第二通孔120’后，同样会在ULK的侧壁上再次加深低介电常数材料的损伤122。

接着，参见图1G，采用干法蚀刻去除第二通孔120’内的蚀刻阻挡层104后，在ULK的侧壁上形成了一层越变越厚的薄层122。

此后，参见图1H，采用电镀工艺进行金属铜126填充，以形成ULK、金属介电层之间互联的双大马士革结构。

最后，参见图1I，对顶部多余的金属铜126、金属硬掩膜层110、硬掩膜层108进行化学机械抛光(CMP)工艺以形成金属互联层，造成表层损伤128。