[发明专利]串行接口的转换电路及方法

权利要求书

1.一种串行接口的转换电路，其特征在于，包括：

生成模块，用于根据输入的单线串行接口的引脚D_in产生周期性的时间窗信号，其中，在所述时间窗信号的每个周期内，所述时间窗信号从D_in的第一个下降沿开始的预定时间内记为有效，且在所述预定时间到达时记为无效，所述时间窗口信号记为无效后，从D_in的下一个下降沿开始进入所述时间窗信号的下一个周期；

计数模块，用于在所述时间窗信号有效时，对D_in的上升沿的个数进行计数；以及在所述时间窗信号无效时，复位所述计数模块；以及

存储输出模块，用于根据所述时间窗信号的时序在所述计数模块复位之前存储所述计数模块的计数结果，并使用输出引脚D_out1和D_out2联合输出存储的所述计数结果。

2.根据权利要求1所述的转换电路，其特征在于，还包括：

校准模块，用于延时所述生成模块产生的所述时间窗信号，以保证所述存储输出模块的D_out1和D_out2联合输出在所述计数模块复位之前存储的所述计数结果。

3.根据权利要求2所述的转换电路，其特征在于，所述校准模块包括四个相互串联的反相器。

4.根据权利要求2所述的转换电路，其特征在于，所述计数模块包括两个D触发器，其中，所述两个D触发器的复位端与所述校准模块的输出端相连。

5.根据权利要求1所述的转换电路，其特征在于，所述预定时间由所述生成模块中的延迟单元决定。

6.根据权利要求1所述的转换电路，其特征在于，所述存储输出模块包括两个数字寄存器，其中，所述两个数字寄存器的输出分别为D_out1和D_out2。

7.根据权利要求1所述的转换电路，其特征在于，还包括：

锁存模块，用于锁住所述时间窗信号的每个周期内的D_in的第一个下降沿，以开启时间窗进行计时。

8.根据权利要求1所述的转换电路，其特征在于，所述生成模块包括一个或门、一个反相器和一个延时器。

9.一种包括权利要求1至8任一项所述转换电路的串行接口的转换方法，其特征在于，包括以下步骤：

从D_in的第一个下降沿开始所述时间窗信号有效，在所述时间窗信号有效时，所述计数模块对D_in的上升沿的个数进行计数；

在所述预定时间到达时，将所述计数模块的计数结果传送至所述存储输出模块，由所述存储输出模块的D_out1和D_out2联合输出存储的所述计数结果，并复位所述计数模块。

10.一种串行接口的转换电路，其特征在于，包括：

第二生成模块，用于根据输入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在所述时间窗信号的每个周期内，所述时间窗信号从Din的第一个上升沿开始的预定时间内记为有效，且在所述预定时间到达时记为无效，所述时间窗口信号记为无效后，从Din的下一个上升沿开始进入所述时间窗信号的下一个周期；

第二计数模块，用于在所述时间窗信号有效时，对Din的下降沿的个数进行计数；以及在所述时间窗信号无效时，复位所述第二计数模块；以及

第二存储输出模块，用于根据所述时间窗信号的时序在所述第二计数模块复位之前存储所述第二计数模块的计数结果，并使用输出引脚Dout1和Dout2联合输出存储的所述计数结果。