[发明专利]功率半导体装置

说明书

本申请基于且主张2010年9月28日申请的在先日本专利申请第2010-216583号的优先权的权益，此申请案的全部内容以引用的方式并入本文。

技术领域

本发明的实施方式涉及一种功率MOSFET等大功率半导体装置。

背景技术

功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)包括流通电流的元件区域、及包围所述元件区域而形成在芯片的外周部的终端区域。当在功率MOSFET的漂移(drift)层发生雪崩击穿(avalanche breakdown)时，为了防止功率MOSFET的破坏，需要使因雪崩击穿所产生的载流子从元件区域侧排出到源电极。这是因为元件区域的使载流子排出到源电极的剖面面积要比终端区域的使载流子排出到源电极的剖面面积宽，所以排出电阻低，从而可防止因电流集中所引起的元件破坏。因此，理想的是将元件区域的耐压设定得比终端区域的耐压低。

另外，为了提高功率MOSFET的耐压，漂移层需要为杂质浓度低的高阻层。然而，因为欲在元件区域内降低通态电阻，所以期望漂移层为杂质浓度高的低阻层。如上所述，在功率MOSFET的耐压与通态电阻之间存在着折衷选择(trade-off)关系。为了改善所述折衷选择关系，在功率MOSFET的漂移层中采用超结结构(super junction structure)。通过将超结结构用于漂移层，可一边提高电流路径的杂质浓度，一边提高功率MOSFET的耐压。

功率MOSFET的漂移层被设计成在元件区域具有维持高耐压的同时实现了通态电阻降低的超结结构，且在终端区域具有即使电阻高但耐压更高的高阻层。此种结构的功率MOSFET中，因比起终端区域更可能会在元件区域内发生雪崩击穿，所以具有高雪崩耐量(avalanche ruggedness)、低通态电阻及高耐压的特性。

发明内容

本发明的实施方式提供一种可抑制终端区域内的元件破坏的半导体装置。

本发明的实施方式的功率半导体装置包括：具有第一表面的第一导电型的第一半导体层，第一柱区域，第二柱区域，第一导电型的外延层，多个第二导电型的第一基极层，多个第二导电型的第二基极层，第二导电型的第三基极层，多个第一导电型的源极层，第一栅电极，第二栅电极，第三栅电极，第一电极，及第二电极。所述第一柱区域是在所述第一半导体层的所述第一表面上，多个第二导电型的第一柱层与多个第一导电型的第二柱层沿着与所述第一表面平行的第一方向交替地重复配置而构成。所述第二柱区域是在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第一柱区域的所述第二柱层相邻接，且包含柱组(pillar set)及第二导电型的第五柱层，所述柱组包含至少一个第二导电型的第三柱层、及沿着所述第一方向而与所述第三柱层相邻接的第一导电型的第四柱层，所述第二导电型的第五柱层沿着所述第一方向而与所述柱组相邻接。所述外延层是在所述第一半导体层的所述第一表面上，沿着所述第一方向而与所述第二柱区域相邻接，且第一导电型杂质浓度比所述第二柱层低。所述多个第一基极层电连接在所述多个第一柱层的各个之上且以彼此相隔开的方式设置。所述多个第二基极层电连接在所述第三柱层及所述第五柱层的各个之上且以彼此相隔开的方式设置。所述第三基极层是在所述外延层的表面，以与连接在所述第五柱层上的第二基极层相隔开地相邻的方式设置。所述多个源极层选择性地形成在所述多个第一基极层各自的表面，且第一导电型杂质浓度比所述外延层高。所述第一栅电极隔着第一栅极绝缘膜而设置在所述多个第一基极层中相邻的第一基极层的各个之上、所述多个源极层中形成在所述相邻的第一基极层上的源极层上、及所述第二柱层上。所述第二栅电极隔着第二栅极绝缘膜而设置在所述多个第二基极层中相邻的第二基极层的各个之上、及所述第四柱层上。所述第三栅电极隔着第三栅极绝缘膜而设置在所述第三基极层及连接在所述第二导电型的第五柱层上的所述第二基极层的各个之上。所述第一电极电连接地设置在所述第一半导体层的与所述第一表面为相反侧的表面。所述第二电极与所述源极层、所述第一基极层、所述第二基极层、及所述第三基极层的各个电连接。

根据本发明的实施方式，可提供一种能够抑制终端区域内的元件破坏的半导体装置。

附图说明

图1是第一实施方式的功率半导体装置的主要部分的示意剖视图。

图2是第一实施方式的功率半导体装置的示意俯视图。

图3是比较例的功率半导体装置的主要部分的示意剖视图。