[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2011年2月9日提交的韩国专利申请No.10-2011-0011484的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种半导体器件的AC参数控制技术。

背景技术

在本说明书中，将举例说明半导体存储器件。

一般而言，诸如DRAM的半导体存储器件通过层叠多个半导体芯片(或裸片)而被封装，以在有限区域内实现大的数据储存容量。相比于封装有单个半导体芯片的半导体存储器件(单裸片封装；SDP)而言，在层叠式封装有多个半导体芯片的半导体存储器件中，例如在具有两个芯片的双裸片封装或具有四个芯片的四裸片封装(QDP)中，针对各个层叠芯片的键合引线可能在长度上不同。

图1是示意性地说明层叠式封装有两个半导体芯片的半导体存储器件(DDP)的侧视图。

参见图1，用于将封装衬底与首先被层叠在封装衬底上的半导体芯片相连接的键合引线W1可能比用于将封装衬底和其次被层叠在封装衬底之上的半导体芯片相连接的键合引线W2短。因此，当为了相同的用途而从各个半导体芯片输出信号时，会由于键合引线W1和W2的长度上的不同而引起信号的定时差异。也就是说，从首先被层叠的半导体芯片输出的信号和从其次被层叠的半导体芯片输出的信号因不同的位置条件而最终在不同的时刻被传送到外部控制器。

例如，在使用延迟锁定环(DLL)的半导体存储器件中，数据选通信号经由键合引线而从层叠的多个半导体芯片传送出来，且最终经由封装衬底提供至外部控制器。这时，从层叠在底部的半导体芯片输出的数据选通信号经由相对较短的键合引线提供至外部控制器，而从层叠在顶部的半导体芯片输出的数据选通信号经由相对较长的键合引线提供至外部控制器。由于从层叠的多个半导体芯片输出的各个数据选通信号因键合引线长度上的差异而被施加了不同的延迟值，因此各个数据选通信号在不同的时刻到达外部控制器。在针对半导体存储器件的正确操作的规格中规定了表示外部时钟信号与数据选通信号之间的歪斜(skew)的参数tDQSCK。就这一点而言，如果参数tDQSCK因为如上所述的不同的延迟值而超出了限定的范围，则半导体存储器件可能在读取操作中发生故障。

为了防止上述故障，可以对应于位置条件来校正包括在各个半导体芯片中的DLL的延迟量。也就是说，在现有技术中，基于包括在最下层半导体芯片中的DLL的延迟量来校正包括在其余层叠半导体芯片中的DLL的延迟量。为此，在除了最下层半导体芯片外的其余半导体芯片中设置校正电路。熔丝电路可以用作校正电路，且经由熔丝切断工序利用熔丝电路的输出信号来校正DLL的延迟量。然而，在如上所述设置校正电路的情况中，由于要执行诸如熔丝切断工序的额外的工序，因此制造成本增加且增加了制造时间。另外，由于具有校正电路的半导体芯片(上方层叠的半导体芯片)和不具有校正电路的半导体芯片(最下层半导体芯片)是层叠式封装的，因此要经由不同的掩模图案化工艺来制造各个芯片。因此，可能进一步增加制造成本和制造时间。

发明内容

本发明的一个实施例涉及一种半导体器件，其中，多个层叠半导体芯片的AC参数tDQSCK被控制在限定的范围内，且所有的所述多个层叠半导体芯片是经由相同的掩模图案化工艺制造的。

本发明的另一个实施例涉及一种能够在有限的面积内控制多个层叠半导体芯片的AC参数tDQSCK的半导体器件。

根据本发明的一个实施例，一种半导体器件包括：至少一个标志焊盘，所述至少一个标志焊盘被配置为提供关于半导体芯片的层叠顺序的芯片层叠信息；以及内部电路，所述内部电路被配置为响应于从标志焊盘提供的芯片层叠信息中的至少一个来调整半导体器件的参数。

根据本发明另一个实施例，一种半导体器件包括：封装衬底，所述封装衬底具有设置在所述封装衬底的第一表面上的多个外部连接端子，以及设置在所述封装衬底的第二表面上且与所述外部连接端子中的相应一个电连接的多个内部连接端子；第一半导体芯片，所述第一半导体芯片层叠在所述封装衬底的所述第二表面之上，且具有用于提供第一信息的第一标志焊盘和用于响应于从第一标志焊盘提供的第一信息而将半导体器件的参数调整第一校正值的第一内部电路；以及第二半导体芯片，所述第二半导体芯片被层叠在第一半导体芯片之上，且具有用于提供第二信息的第二标志焊盘和用于响应于从第二标志焊盘提供的第二信息而将参数调整第二校正值的第二内部电路。