[发明专利]一种数字可控环形压控振荡器电路

说明书

技术领域

本发明属于微电子学技术领域，涉及一种数字可控环形压控振荡器电路。 

背景技术

伴随着集成电路工艺的快速发展，微处理器的工作速度越来越高，因此需要相应的电路来产生高性能的时钟信号。通常采用有源或无源晶振来产生稳定的时钟信号，但输出信号的频率较低。因此通常利用锁相环路的倍频作用来产生高频时钟信号。 

常用的产生时钟的锁相环有模拟锁相环和数字锁相环。数字锁相环主要受工作速度的限制；同时它们在芯片功耗及引出管脚的数量方面也存在劣势。因此通常采用基于环形振荡器的模拟锁相环结构来产生高频时钟信号，以满足与数字集成电路工艺兼容的要求。环形振荡器是由若干级延迟单元构成的环路，当满足Barkhausen条件时环路起振。环形振荡器具有工艺兼容性好、调谐范围宽及多相位输出的优点，但由于环路的品质因数较低，相位噪声较差。因此环形振荡器的噪声优化成为实现高性能时钟信号的关键。 

发明内容

本发明的目的是提供一种低相位噪声、与数字集成电路工艺完全兼容的数字可控环形振荡器电路。 

本发明包括三级以上的延迟单元，每级延迟单元包括四个NMOS管、四个PMOS管和一个开关电容阵列。 

开关电容阵列包括并联的多个开关单元，每个开关单元包括前开关电容、后开关电容和开关，前开关电容的一端与开关的一端连接，后开关电容的一端与开关的另一端连接；每个开关单元中的前开关电容的另一端与第一NMOS管NM1的漏极、第三NMOS管NM3的源极、第一PMOS管PM1的漏极、第三PMOS管PM3的漏极连接，作为延迟单元的反相输出端Vout-，第一NMOS管NM1的栅极作为延迟单元的第一同相输入端Vin1+，第一PMOS管PM1的栅极作为延迟单元的第二反相输入端Vin2-；每个开关单元中的后开关电容的另一端与第二NMOS管NM2的漏极、第四NMOS管NM4的源极、第二PMOS管PM2的漏极、第四PMOS管PM4的漏极连接，作为延迟单元的同相输出端Vout+，第二NMOS管NM2的栅极作为延迟单元的第一反相输入端Vin1-，第二PMOS管PM2的栅极作为延迟单元的第二同相输入端Vin2+；第三NMOS管NM3的漏极与第四PMOS管PM4的栅极连接，第四NMOS管NM4的漏极与第三PMOS管PM3的栅极连接；第三NMOS管NM3的栅极和第四NMOS管NM4的栅极连接，作为外部电压控制端Vctrl；第一、第二、第三和第四PMOS管的源极连接外部电源电压，第一、第二NMOS管的源极接地。 

前开关电容和后开关电容均采用三维叉指电容，包括多层水平设置的平面叉指电容，所述的平面叉指电容为设置在硅衬底上的一对平面呈梳齿状的金属膜，每个金属膜包括平行的梳齿条和连接条，连接条将多个梳齿条并接，两片金属膜呈叉指状设置，相邻两层的平面叉指电容的两片金属膜位置互换，并通过设置在连接条处的金属化通孔连通，在竖直方向上形成立面叉指电容。 

中间级延迟单元中的每级延迟单元的第一同相输入端与前一级延迟单元的反相输出端、下一级延迟单元的第二同相输入端连接，第一反相输入端与前一级延迟单元的同相输出端、下一级延迟单元的第二反相输入端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接，反相输出端与后一级延迟单元的第一同相输入端连接，同相输出端与后一级延迟单元的第一反相输入端连接；第一级延迟单元的第一同相输入端与第二级延迟单元的第二同相输入端、最末级延迟单元的同相输出端连接，第一反相输入端与第二级延迟单元的第二反相输入端、最末级延迟单元的反相输出端连接，第二同相输入端与最末级延迟单元的第一反相输入端连接，第二反相输入端与最末级延迟单元的第一同相输入端连接，反相输出端与第二级延迟单元的第一同相输入端连接，同相输出端与第二级延迟单元的第一反相输入端连接；最末级延迟单元的第一同相输入端与前一级延迟单元的反相输出端连接，第一反相输入端与前一级延迟单元的同相输出端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接；各级延迟单元的外部电压控制端Vctrl均与外部控制电压连接。 

本发明中第一NMOS管和第二NMOS管把第一输入差分信号转换成输出差分电流，对输出节点进行充电；第一PMOS管和第二PMOS管把第二输入差分信号转换成输出差分电流，对输出节点进行充电；第一输入信号和第二输入信号存在相位差，其大小由环形振荡器的延迟单元级数决定。本发明采用双输入的延迟单元结构，可以组成双环路的环形振荡器，提高震荡频率，降低相位噪声。