[发明专利]基于e指数半导体器件的嵌入式高灵敏度微加速度计

权利要求书

1.基于e指数半导体器件的嵌入式高灵敏度微加速度计，包括Si基外延2umGaAs衬底(1)、e指数半导体器件(7)、质量块(8)、检测梁(9)、以及控制孔(10)；其特征在于：其是由包括如下步骤的制造方法制得的：

(一)、e指数半导体器件(7)的制备：

步骤1：检验Si基外延2umGaAs衬底(1)的表面粗糙度并测量其电阻率、迁移率电学参数；在超真空环境下，采用分子束外延技术在Si基外延2um GaAs衬底(1)上依次生长如下表1所示参数的HEMT薄膜材料和RTD薄膜材料，形成RTT薄膜材料；

表1

步骤2、将RTT薄膜材料的表面清洗干净后测量其电阻率、迁移率电学参数使之与上一步中Si基外延2umGaAs衬底(1)的电阻率、迁移率电学参数测量结果的比值小于一个数量级；得到基片(6)；

步骤3、在基片(6)上涂一层光刻胶，刻蚀RTT薄膜材料，形成RTT台面结构；

步骤4、在RTT台面上涂一层光刻胶，刻蚀RTD薄膜材料，形成RTD台面和HEMT台面结构；

步骤5、在RTD台面的n-GaAs帽层和HEMT一侧台面的n-GaAs帽层上蒸发淀积一层厚度为的以任意比例混合的金属组合Au-Ge-Ni；继续覆盖一层厚度为的金属Au；在460℃-560℃温度下，经过30s合金化后形成欧姆接触层(2)；

步骤6、在HEMT台面上涂一层光刻胶，刻蚀形成N⁺槽，继续刻蚀形成栅槽，从而得到双凹槽结构(3)；

步骤7、在栅槽上淀积一层以任意比例混合的金属组合Ti-Pd-Au，继续蒸发淀积一层厚度为的金属Au，形成肖特基接触栅(4)；

步骤8、在双凹槽结构(3)上利用PECVD淀积一层厚度为的Si₃N₄钝化层(5)从而将肖特基接触栅(4)隔离；得到e指数半导体器件(7)；

(二)在基片(6)上涂一层光刻胶对e指数半导体器件(7)进行保护，利用ICP刻蚀技术在Si基外延2umGaAs衬底(1)正面刻蚀出控制孔(10)，刻蚀深度为检测梁(9)的厚度；

(三)、对基片(6)正面进行保护，基片(6)背面减薄，将质量块(8)背面进行深槽刻蚀；

(四)、从基片(6)背面ICP刻蚀控制孔(10)直至穿透，继续ICP刻蚀基片(6)背面形成所需厚度且具有弹性的检测梁(9)，最终释放质量块(8)，形成完整的微加速度计结构。